#include "common.h"

Classes
struct	_FIFO_TX_BLOCK

Macros
#define	GENI4_CFG 0x0

#define	GENI4_IMAGE_REGS 0x100

#define	GENI4_DATA 0x600

#define	QUPV3_SE_DMA 0xC00

#define	GENI4_IMAGE 0x1000

#define	TX_FIFO_DEPTH_MASK HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_BMSK

#define	TX_FIFO_DEPTH_SHIFT HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_SHFT

#define	RX_FIFO_DEPTH_MASK HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_BMSK

#define	RX_FIFO_DEPTH_SHIFT HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_SHFT

#define	RX_LAST_VALID_BYTES_MASK HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_BMSK

#define	RX_LAST_VALID_BYTES_SHIFT HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_SHFT

#define	RX_FIFO_WC HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_BMSK

#define	RX_FIFO_WC_SHIFT HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_SHFT

#define	TF_FIFO_WATERMARK_IRQ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_BMSK

#define	M_CMD_DONE_IRQ HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_BMSK

#define	SEC_IRQ HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_BMSK

#define	RX_LAST_IRQ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_BMSK

#define	RX_FIFO_WATERMARK_IRQ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK

#define	GENI4_CFG_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080000)

#define	GENI4_CFG_REG_BASE_OFFS 0x00080000

#define	GENI4_CFG_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080000)

#define	GENI4_CFG_REG_BASE_OFFS 0x00080000

#define	HWIO_GENI_OUTPUT_CTRL_ADDR(x) ((x) + 0x00000024)

#define	HWIO_GENI_OUTPUT_CTRL_OFFS (0x00000024)

#define	HWIO_GENI_OUTPUT_CTRL_RMSK 0x7f

#define	HWIO_GENI_OUTPUT_CTRL_IN(x) in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), HWIO_GENI_OUTPUT_CTRL_RMSK)

#define	HWIO_GENI_OUTPUT_CTRL_INM(x, m) in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m)

#define	HWIO_GENI_OUTPUT_CTRL_OUT(x, v) out_dword(HWIO_GENI_OUTPUT_CTRL_ADDR(x), v)

#define	HWIO_GENI_OUTPUT_CTRL_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m, v, HWIO_GENI_OUTPUT_CTRL_IN(x))

#define	HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_BMSK 0x7f

#define	HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_SHFT 0x0

#define	HWIO_GENI_CGC_CTRL_ADDR(x) ((x) + 0x00000028)

#define	HWIO_GENI_CGC_CTRL_OFFS (0x00000028)

#define	HWIO_GENI_CGC_CTRL_RMSK 0x37f

#define	HWIO_GENI_CGC_CTRL_IN(x) in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), HWIO_GENI_CGC_CTRL_RMSK)

#define	HWIO_GENI_CGC_CTRL_INM(x, m) in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), m)

#define	HWIO_GENI_CGC_CTRL_OUT(x, v) out_dword(HWIO_GENI_CGC_CTRL_ADDR(x), v)

#define	HWIO_GENI_CGC_CTRL_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_CGC_CTRL_ADDR(x), m, v, HWIO_GENI_CGC_CTRL_IN(x))

#define	HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_BMSK 0x200

#define	HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_SHFT 0x9

#define	HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_BMSK 0x100

#define	HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_SHFT 0x8

#define	HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_BMSK 0x40

#define	HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_SHFT 0x6

#define	HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_BMSK 0x20

#define	HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_SHFT 0x5

#define	HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_BMSK 0x10

#define	HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_SHFT 0x4

#define	HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_BMSK 0x8

#define	HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_SHFT 0x3

#define	HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_BMSK 0x4

#define	HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_SHFT 0x2

#define	HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_BMSK 0x2

#define	HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_SHFT 0x1

#define	HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_BMSK 0x1

#define	HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_SHFT 0x0

#define	HWIO_GENI_STATUS_ADDR(x) ((x) + 0x00000040)

#define	HWIO_GENI_STATUS_OFFS (0x00000040)

#define	HWIO_GENI_STATUS_RMSK 0x1fffff

#define	HWIO_GENI_STATUS_IN(x) in_dword_masked(HWIO_GENI_STATUS_ADDR(x), HWIO_GENI_STATUS_RMSK)

#define	HWIO_GENI_STATUS_INM(x, m) in_dword_masked(HWIO_GENI_STATUS_ADDR(x), m)

#define	HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_BMSK 0x1f0000

#define	HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_SHFT 0x10

#define	HWIO_GENI_STATUS_NOT_USED_BITS_3_BMSK 0xe000

#define	HWIO_GENI_STATUS_NOT_USED_BITS_3_SHFT 0xd

#define	HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_BMSK 0x1000

#define	HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_SHFT 0xc

#define	HWIO_GENI_STATUS_NOT_USED_BITS_2_BMSK 0xe00

#define	HWIO_GENI_STATUS_NOT_USED_BITS_2_SHFT 0x9

#define	HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_BMSK 0x1f0

#define	HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_SHFT 0x4

#define	HWIO_GENI_STATUS_NOT_USED_BITS_1_BMSK 0xe

#define	HWIO_GENI_STATUS_NOT_USED_BITS_1_SHFT 0x1

#define	HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK 0x1

#define	HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_SHFT 0x0

#define	HWIO_GENI_SER_M_CLK_CFG_ADDR(x) ((x) + 0x00000048)

#define	HWIO_GENI_SER_M_CLK_CFG_OFFS (0x00000048)

#define	HWIO_GENI_SER_M_CLK_CFG_RMSK 0xfff1

#define	HWIO_GENI_SER_M_CLK_CFG_IN(x) in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), HWIO_GENI_SER_M_CLK_CFG_RMSK)

#define	HWIO_GENI_SER_M_CLK_CFG_INM(x, m) in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m)

#define	HWIO_GENI_SER_M_CLK_CFG_OUT(x, v) out_dword(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), v)

#define	HWIO_GENI_SER_M_CLK_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_M_CLK_CFG_IN(x))

#define	HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_BMSK 0xfff0

#define	HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_SHFT 0x4

#define	HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_BMSK 0x1

#define	HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_SHFT 0x0

#define	HWIO_GENI_SER_S_CLK_CFG_ADDR(x) ((x) + 0x0000004c)

#define	HWIO_GENI_SER_S_CLK_CFG_OFFS (0x0000004c)

#define	HWIO_GENI_SER_S_CLK_CFG_RMSK 0xfff1

#define	HWIO_GENI_SER_S_CLK_CFG_IN(x) in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), HWIO_GENI_SER_S_CLK_CFG_RMSK)

#define	HWIO_GENI_SER_S_CLK_CFG_INM(x, m) in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m)

#define	HWIO_GENI_SER_S_CLK_CFG_OUT(x, v) out_dword(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), v)

#define	HWIO_GENI_SER_S_CLK_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_S_CLK_CFG_IN(x))

#define	HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_BMSK 0xfff0

#define	HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_SHFT 0x4

#define	HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_BMSK 0x1

#define	HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_SHFT 0x0

#define	HWIO_GENI_DFS_IF_CFG_ADDR(x) ((x) + 0x00000080)

#define	HWIO_GENI_DFS_IF_CFG_OFFS (0x00000080)

#define	HWIO_GENI_DFS_IF_CFG_RMSK 0x701

#define	HWIO_GENI_DFS_IF_CFG_IN(x) in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), HWIO_GENI_DFS_IF_CFG_RMSK)

#define	HWIO_GENI_DFS_IF_CFG_INM(x, m) in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), m)

#define	HWIO_GENI_DFS_IF_CFG_OUT(x, v) out_dword(HWIO_GENI_DFS_IF_CFG_ADDR(x), v)

#define	HWIO_GENI_DFS_IF_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_DFS_IF_CFG_ADDR(x), m, v, HWIO_GENI_DFS_IF_CFG_IN(x))

#define	HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_BMSK 0x700

#define	HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_SHFT 0x8

#define	HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_BMSK 0x1

#define	HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_SHFT 0x0

#define	HWIO_GENI_FORCE_DEFAULT_REG_ADDR(x) ((x) + 0x00000020)

#define	HWIO_GENI_FORCE_DEFAULT_REG_OFFS (0x00000020)

#define	HWIO_GENI_FORCE_DEFAULT_REG_RMSK 0x1

#define	HWIO_GENI_FORCE_DEFAULT_REG_OUT(x, v) out_dword(HWIO_GENI_FORCE_DEFAULT_REG_ADDR(x), v)

#define	HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_BMSK 0x1

#define	HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_SHFT 0x0

#define	GENI4_DATA_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080600)

#define	GENI4_DATA_REG_BASE_OFFS 0x00080600

#define	HWIO_GENI_M_CMD0_ADDR(x) ((x) + 0x00000000)

#define	HWIO_GENI_M_CMD0_OFFS (0x00000000)

#define	HWIO_GENI_M_CMD0_RMSK 0xf9ffffff

#define	HWIO_GENI_M_CMD0_IN(x) in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), HWIO_GENI_M_CMD0_RMSK)

#define	HWIO_GENI_M_CMD0_INM(x, m) in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), m)

#define	HWIO_GENI_M_CMD0_OUT(x, v) out_dword(HWIO_GENI_M_CMD0_ADDR(x), v)

#define	HWIO_GENI_M_CMD0_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_M_CMD0_ADDR(x), m, v, HWIO_GENI_M_CMD0_IN(x))

#define	HWIO_GENI_M_CMD0_OPCODE_BMSK 0xf8000000

#define	HWIO_GENI_M_CMD0_OPCODE_SHFT 0x1b

#define	HWIO_GENI_M_CMD0_GNRL_PURP_BMSK 0x1000000

#define	HWIO_GENI_M_CMD0_GNRL_PURP_SHFT 0x18

#define	HWIO_GENI_M_CMD0_PARAM_BMSK 0xffffff

#define	HWIO_GENI_M_CMD0_PARAM_SHFT 0x0

#define	HWIO_GENI_M_IRQ_STATUS_ADDR(x) ((x) + 0x00000010)

#define	HWIO_GENI_M_IRQ_STATUS_OFFS (0x00000010)

#define	HWIO_GENI_M_IRQ_STATUS_RMSK 0xffc07fff

#define	HWIO_GENI_M_IRQ_STATUS_IN(x) in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), HWIO_GENI_M_IRQ_STATUS_RMSK)

#define	HWIO_GENI_M_IRQ_STATUS_INM(x, m) in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), m)

#define	HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_BMSK 0x80000000

#define	HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_SHFT 0x1f

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_BMSK 0x40000000

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_SHFT 0x1e

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_BMSK 0x20000000

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_SHFT 0x1d

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_BMSK 0x10000000

#define	HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_SHFT 0x1c

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_BMSK 0x8000000

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_SHFT 0x1b

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK 0x4000000

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT 0x1a

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK 0x2000000

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT 0x19

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK 0x1000000

#define	HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT 0x18

#define	HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_BMSK 0x800000

#define	HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_SHFT 0x17

#define	HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_BMSK 0x400000

#define	HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_SHFT 0x16

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_BMSK 0x4000

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_SHFT 0xe

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_BMSK 0x2000

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_SHFT 0xd

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_BMSK 0x1000

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_SHFT 0xc

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_BMSK 0x800

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_SHFT 0xb

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_BMSK 0x400

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_SHFT 0xa

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_BMSK 0x200

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_SHFT 0x9

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_BMSK 0x100

#define	HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_SHFT 0x8

#define	HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_BMSK 0x80

#define	HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_SHFT 0x7

#define	HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_BMSK 0x40

#define	HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_SHFT 0x6

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_BMSK 0x20

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_SHFT 0x5

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_BMSK 0x10

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_SHFT 0x4

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_BMSK 0x8

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_SHFT 0x3

#define	HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_BMSK 0x4

#define	HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_SHFT 0x2

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_BMSK 0x2

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_SHFT 0x1

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_BMSK 0x1

#define	HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_SHFT 0x0

#define	HWIO_GENI_M_IRQ_ENABLE_ADDR(x) ((x) + 0x00000014)

#define	HWIO_GENI_M_IRQ_ENABLE_OFFS (0x00000014)

#define	HWIO_GENI_M_IRQ_ENABLE_RMSK 0xffc07fff

#define	HWIO_GENI_M_IRQ_ENABLE_IN(x) in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), HWIO_GENI_M_IRQ_ENABLE_RMSK)

#define	HWIO_GENI_M_IRQ_ENABLE_INM(x, m) in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m)

#define	HWIO_GENI_M_IRQ_ENABLE_OUT(x, v) out_dword(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), v)

#define	HWIO_GENI_M_IRQ_ENABLE_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_M_IRQ_ENABLE_IN(x))

#define	HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_BMSK 0x80000000

#define	HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_SHFT 0x1f

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_BMSK 0x40000000

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_SHFT 0x1e

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_BMSK 0x20000000

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_SHFT 0x1d

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_BMSK 0x10000000

#define	HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_SHFT 0x1c

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK 0x8000000

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT 0x1b

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK 0x4000000

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT 0x1a

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK 0x2000000

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT 0x19

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK 0x1000000

#define	HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT 0x18

#define	HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK 0x800000

#define	HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT 0x17

#define	HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK 0x400000

#define	HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT 0x16

#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_5_EN_BMSK 0x4000

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#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_BMSK 0x2000

#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_SHFT 0xd

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#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_3_EN_SHFT 0xc

#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_BMSK 0x800

#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_SHFT 0xb

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#define	HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_0_EN_BMSK 0x200

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#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_BMSK 0x8

#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_SHFT 0x3

#define	HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_BMSK 0x4

#define	HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_SHFT 0x2

#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_BMSK 0x2

#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_SHFT 0x1

#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_BMSK 0x1

#define	HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_SHFT 0x0

#define	HWIO_GENI_M_IRQ_CLEAR_ADDR(x) ((x) + 0x00000018)

#define	HWIO_GENI_M_IRQ_CLEAR_OFFS (0x00000018)

#define	HWIO_GENI_M_IRQ_CLEAR_RMSK 0xffc07fff

#define	HWIO_GENI_M_IRQ_CLEAR_OUT(x, v) out_dword(HWIO_GENI_M_IRQ_CLEAR_ADDR(x), v)

#define	HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_BMSK 0x80000000

#define	HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_SHFT 0x1f

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_BMSK 0x40000000

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_SHFT 0x1e

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_BMSK 0x20000000

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_SHFT 0x1d

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_BMSK 0x10000000

#define	HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_SHFT 0x1c

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK 0x8000000

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT 0x1b

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK 0x4000000

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT 0x1a

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK 0x2000000

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT 0x19

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK 0x1000000

#define	HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT 0x18

#define	HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK 0x800000

#define	HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT 0x17

#define	HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK 0x400000

#define	HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT 0x16

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_BMSK 0x4000

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_SHFT 0xe

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_BMSK 0x2000

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_SHFT 0xd

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_BMSK 0x1000

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_SHFT 0xc

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_BMSK 0x800

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_SHFT 0xb

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_BMSK 0x400

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_SHFT 0xa

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_BMSK 0x200

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_SHFT 0x9

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_BMSK 0x100

#define	HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_SHFT 0x8

#define	HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_BMSK 0x80

#define	HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_SHFT 0x7

#define	HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_BMSK 0x40

#define	HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_SHFT 0x6

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_BMSK 0x20

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_SHFT 0x5

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_BMSK 0x10

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_SHFT 0x4

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_BMSK 0x8

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_SHFT 0x3

#define	HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_BMSK 0x4

#define	HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_SHFT 0x2

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_BMSK 0x2

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_SHFT 0x1

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_BMSK 0x1

#define	HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_SHFT 0x0

#define	HWIO_GENI_S_CMD0_ADDR(x) ((x) + 0x00000030)

#define	HWIO_GENI_S_CMD0_OFFS (0x00000030)

#define	HWIO_GENI_S_CMD0_RMSK 0xf9ffffff

#define	HWIO_GENI_S_CMD0_IN(x) in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), HWIO_GENI_S_CMD0_RMSK)

#define	HWIO_GENI_S_CMD0_INM(x, m) in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), m)

#define	HWIO_GENI_S_CMD0_OUT(x, v) out_dword(HWIO_GENI_S_CMD0_ADDR(x), v)

#define	HWIO_GENI_S_CMD0_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_S_CMD0_ADDR(x), m, v, HWIO_GENI_S_CMD0_IN(x))

#define	HWIO_GENI_S_CMD0_OPCODE_BMSK 0xf8000000

#define	HWIO_GENI_S_CMD0_OPCODE_SHFT 0x1b

#define	HWIO_GENI_S_CMD0_GNRL_PURP_BMSK 0x1000000

#define	HWIO_GENI_S_CMD0_GNRL_PURP_SHFT 0x18

#define	HWIO_GENI_S_CMD0_PARAM_BMSK 0xffffff

#define	HWIO_GENI_S_CMD0_PARAM_SHFT 0x0

#define	HWIO_GENI_S_IRQ_STATUS_ADDR(x) ((x) + 0x00000040)

#define	HWIO_GENI_S_IRQ_STATUS_OFFS (0x00000040)

#define	HWIO_GENI_S_IRQ_STATUS_RMSK 0xfc07f3f

#define	HWIO_GENI_S_IRQ_STATUS_IN(x) in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), HWIO_GENI_S_IRQ_STATUS_RMSK)

#define	HWIO_GENI_S_IRQ_STATUS_INM(x, m) in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), m)

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_BMSK 0x8000000

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_SHFT 0x1b

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK 0x4000000

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT 0x1a

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK 0x2000000

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT 0x19

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK 0x1000000

#define	HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT 0x18

#define	HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_BMSK 0x800000

#define	HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_SHFT 0x17

#define	HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_BMSK 0x400000

#define	HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_SHFT 0x16

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_BMSK 0x4000

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_SHFT 0xe

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_BMSK 0x2000

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_SHFT 0xd

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_BMSK 0x1000

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_SHFT 0xc

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_BMSK 0x800

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_SHFT 0xb

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_BMSK 0x400

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_SHFT 0xa

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_BMSK 0x200

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_SHFT 0x9

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_BMSK 0x100

#define	HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_SHFT 0x8

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_BMSK 0x20

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_SHFT 0x5

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_BMSK 0x10

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_SHFT 0x4

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_BMSK 0x8

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_SHFT 0x3

#define	HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_BMSK 0x4

#define	HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_SHFT 0x2

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_BMSK 0x2

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_SHFT 0x1

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_BMSK 0x1

#define	HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_SHFT 0x0

#define	HWIO_GENI_S_IRQ_ENABLE_ADDR(x) ((x) + 0x00000044)

#define	HWIO_GENI_S_IRQ_ENABLE_OFFS (0x00000044)

#define	HWIO_GENI_S_IRQ_ENABLE_RMSK 0xfc07f3f

#define	HWIO_GENI_S_IRQ_ENABLE_IN(x) in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), HWIO_GENI_S_IRQ_ENABLE_RMSK)

#define	HWIO_GENI_S_IRQ_ENABLE_INM(x, m) in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m)

#define	HWIO_GENI_S_IRQ_ENABLE_OUT(x, v) out_dword(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), v)

#define	HWIO_GENI_S_IRQ_ENABLE_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_S_IRQ_ENABLE_IN(x))

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK 0x8000000

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT 0x1b

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK 0x4000000

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT 0x1a

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK 0x2000000

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT 0x19

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK 0x1000000

#define	HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT 0x18

#define	HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK 0x800000

#define	HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT 0x17

#define	HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK 0x400000

#define	HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT 0x16

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_BMSK 0x4000

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_SHFT 0xe

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_BMSK 0x2000

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_SHFT 0xd

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_BMSK 0x1000

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_SHFT 0xc

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_BMSK 0x800

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_SHFT 0xb

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_BMSK 0x400

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_SHFT 0xa

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_BMSK 0x200

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_SHFT 0x9

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_BMSK 0x100

#define	HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_SHFT 0x8

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_BMSK 0x20

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_SHFT 0x5

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_BMSK 0x10

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_SHFT 0x4

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_BMSK 0x8

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_SHFT 0x3

#define	HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_BMSK 0x4

#define	HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_SHFT 0x2

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_BMSK 0x2

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_SHFT 0x1

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_BMSK 0x1

#define	HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_SHFT 0x0

#define	HWIO_GENI_S_IRQ_CLEAR_ADDR(x) ((x) + 0x00000048)

#define	HWIO_GENI_S_IRQ_CLEAR_OFFS (0x00000048)

#define	HWIO_GENI_S_IRQ_CLEAR_RMSK 0xfc07f3f

#define	HWIO_GENI_S_IRQ_CLEAR_OUT(x, v) out_dword(HWIO_GENI_S_IRQ_CLEAR_ADDR(x), v)

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK 0x8000000

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT 0x1b

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK 0x4000000

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT 0x1a

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK 0x2000000

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT 0x19

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK 0x1000000

#define	HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT 0x18

#define	HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK 0x800000

#define	HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT 0x17

#define	HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK 0x400000

#define	HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT 0x16

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_BMSK 0x4000

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_SHFT 0xe

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_BMSK 0x2000

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_SHFT 0xd

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_BMSK 0x1000

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_SHFT 0xc

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_BMSK 0x800

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_SHFT 0xb

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_BMSK 0x400

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_SHFT 0xa

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_BMSK 0x200

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_SHFT 0x9

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_BMSK 0x100

#define	HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_SHFT 0x8

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_BMSK 0x20

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_SHFT 0x5

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_BMSK 0x10

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_SHFT 0x4

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_BMSK 0x8

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_SHFT 0x3

#define	HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_BMSK 0x4

#define	HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_SHFT 0x2

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_BMSK 0x2

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_SHFT 0x1

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_BMSK 0x1

#define	HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_SHFT 0x0

#define	HWIO_GENI_TX_FIFOn_ADDR(base, n) ((base) + 0x00000100 + 0x4 * (n))

#define	HWIO_GENI_TX_FIFOn_OFFS(base, n) (0x00000100 + 0x4 * (n))

#define	HWIO_GENI_TX_FIFOn_RMSK 0xffffffff

#define	HWIO_GENI_TX_FIFOn_MAXn 15

#define	HWIO_GENI_TX_FIFOn_OUTI(base, n, val) out_dword(HWIO_GENI_TX_FIFOn_ADDR(base, n), val)

#define	HWIO_GENI_TX_FIFOn_TX_DATA_BMSK 0xffffffff

#define	HWIO_GENI_TX_FIFOn_TX_DATA_SHFT 0x0

#define	HWIO_GENI_RX_FIFOn_ADDR(base, n) ((base) + 0x00000180 + 0x4 * (n))

#define	HWIO_GENI_RX_FIFOn_OFFS(base, n) (0x00000180 + 0x4 * (n))

#define	HWIO_GENI_RX_FIFOn_RMSK 0xffffffff

#define	HWIO_GENI_RX_FIFOn_MAXn 15

#define	HWIO_GENI_RX_FIFOn_INI(base, n) in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), HWIO_GENI_RX_FIFOn_RMSK)

#define	HWIO_GENI_RX_FIFOn_INMI(base, n, mask) in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), mask)

#define	HWIO_GENI_RX_FIFOn_RX_DATA_BMSK 0xffffffff

#define	HWIO_GENI_RX_FIFOn_RX_DATA_SHFT 0x0

#define	HWIO_GENI_RX_FIFO_STATUS_ADDR(x) ((x) + 0x00000204)

#define	HWIO_GENI_RX_FIFO_STATUS_OFFS (0x00000204)

#define	HWIO_GENI_RX_FIFO_STATUS_RMSK 0xffffffff

#define	HWIO_GENI_RX_FIFO_STATUS_IN(x) in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), HWIO_GENI_RX_FIFO_STATUS_RMSK)

#define	HWIO_GENI_RX_FIFO_STATUS_INM(x, m) in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), m)

#define	HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BMSK 0x80000000

#define	HWIO_GENI_RX_FIFO_STATUS_RX_LAST_SHFT 0x1f

#define	HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_BMSK 0x70000000

#define	HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_SHFT 0x1c

#define	HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_BMSK 0xe000000

#define	HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_SHFT 0x19

#define	HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_BMSK 0x1ffffff

#define	HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_SHFT 0x0

#define	HWIO_GENI_TX_WATERMARK_REG_ADDR(x) ((x) + 0x0000020c)

#define	HWIO_GENI_TX_WATERMARK_REG_OFFS (0x0000020c)

#define	HWIO_GENI_TX_WATERMARK_REG_RMSK 0x3f

#define	HWIO_GENI_TX_WATERMARK_REG_IN(x) in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), HWIO_GENI_TX_WATERMARK_REG_RMSK)

#define	HWIO_GENI_TX_WATERMARK_REG_INM(x, m) in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m)

#define	HWIO_GENI_TX_WATERMARK_REG_OUT(x, v) out_dword(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), v)

#define	HWIO_GENI_TX_WATERMARK_REG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_TX_WATERMARK_REG_IN(x))

#define	HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_BMSK 0x3f

#define	HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_SHFT 0x0

#define	HWIO_GENI_RX_WATERMARK_REG_ADDR(x) ((x) + 0x00000210)

#define	HWIO_GENI_RX_WATERMARK_REG_OFFS (0x00000210)

#define	HWIO_GENI_RX_WATERMARK_REG_RMSK 0x3f

#define	HWIO_GENI_RX_WATERMARK_REG_IN(x) in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_WATERMARK_REG_RMSK)

#define	HWIO_GENI_RX_WATERMARK_REG_INM(x, m) in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m)

#define	HWIO_GENI_RX_WATERMARK_REG_OUT(x, v) out_dword(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), v)

#define	HWIO_GENI_RX_WATERMARK_REG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_WATERMARK_REG_IN(x))

#define	HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_BMSK 0x3f

#define	HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_SHFT 0x0

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x) ((x) + 0x00000214)

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_OFFS (0x00000214)

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK 0x3f

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_IN(x) in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK)

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_INM(x, m) in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m)

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_OUT(x, v) out_dword(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), v)

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_RFR_WATERMARK_REG_IN(x))

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_BMSK 0x3f

#define	HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_SHFT 0x0

#define	HWIO_UART_TX_TRANS_CFG_ADDR(x) ((x) + 0x0000015c)

#define	HWIO_UART_TX_TRANS_CFG_OFFS (0x0000015c)

#define	HWIO_UART_TX_TRANS_CFG_RMSK 0x3f

#define	HWIO_UART_TX_TRANS_CFG_IN(x) in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), HWIO_UART_TX_TRANS_CFG_RMSK)

#define	HWIO_UART_TX_TRANS_CFG_INM(x, m) in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), m)

#define	HWIO_UART_TX_TRANS_CFG_OUT(x, v) out_dword(HWIO_UART_TX_TRANS_CFG_ADDR(x), v)

#define	HWIO_UART_TX_TRANS_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_TX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_TX_TRANS_CFG_IN(x))

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK 0x20

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT 0x5

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK 0x10

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT 0x4

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK 0x8

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT 0x3

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_BMSK 0x4

#define	HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_SHFT 0x2

#define	HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_BMSK 0x2

#define	HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_SHFT 0x1

#define	HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_BMSK 0x1

#define	HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_SHFT 0x0

#define	HWIO_UART_TX_WORD_LEN_ADDR(x) ((x) + 0x00000168)

#define	HWIO_UART_TX_WORD_LEN_OFFS (0x00000168)

#define	HWIO_UART_TX_WORD_LEN_RMSK 0x3ff

#define	HWIO_UART_TX_WORD_LEN_IN(x) in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), HWIO_UART_TX_WORD_LEN_RMSK)

#define	HWIO_UART_TX_WORD_LEN_INM(x, m) in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), m)

#define	HWIO_UART_TX_WORD_LEN_OUT(x, v) out_dword(HWIO_UART_TX_WORD_LEN_ADDR(x), v)

#define	HWIO_UART_TX_WORD_LEN_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_TX_WORD_LEN_ADDR(x), m, v, HWIO_UART_TX_WORD_LEN_IN(x))

#define	HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_BMSK 0x3ff

#define	HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_SHFT 0x0

#define	HWIO_UART_TX_STOP_BIT_LEN_ADDR(x) ((x) + 0x0000016c)

#define	HWIO_UART_TX_STOP_BIT_LEN_OFFS (0x0000016c)

#define	HWIO_UART_TX_STOP_BIT_LEN_RMSK 0xffffff

#define	HWIO_UART_TX_STOP_BIT_LEN_IN(x) in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), HWIO_UART_TX_STOP_BIT_LEN_RMSK)

#define	HWIO_UART_TX_STOP_BIT_LEN_INM(x, m) in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m)

#define	HWIO_UART_TX_STOP_BIT_LEN_OUT(x, v) out_dword(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), v)

#define	HWIO_UART_TX_STOP_BIT_LEN_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m, v, HWIO_UART_TX_STOP_BIT_LEN_IN(x))

#define	HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_BMSK 0xffffff

#define	HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_SHFT 0x0

#define	HWIO_UART_TX_TRANS_LEN_ADDR(x) ((x) + 0x00000170)

#define	HWIO_UART_TX_TRANS_LEN_OFFS (0x00000170)

#define	HWIO_UART_TX_TRANS_LEN_RMSK 0xffffff

#define	HWIO_UART_TX_TRANS_LEN_IN(x) in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), HWIO_UART_TX_TRANS_LEN_RMSK)

#define	HWIO_UART_TX_TRANS_LEN_INM(x, m) in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), m)

#define	HWIO_UART_TX_TRANS_LEN_OUT(x, v) out_dword(HWIO_UART_TX_TRANS_LEN_ADDR(x), v)

#define	HWIO_UART_TX_TRANS_LEN_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_TX_TRANS_LEN_ADDR(x), m, v, HWIO_UART_TX_TRANS_LEN_IN(x))

#define	HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_BMSK 0xffffff

#define	HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_SHFT 0x0

#define	HWIO_UART_RX_TRANS_CFG_ADDR(x) ((x) + 0x00000180)

#define	HWIO_UART_RX_TRANS_CFG_OFFS (0x00000180)

#define	HWIO_UART_RX_TRANS_CFG_RMSK 0x3f

#define	HWIO_UART_RX_TRANS_CFG_IN(x) in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), HWIO_UART_RX_TRANS_CFG_RMSK)

#define	HWIO_UART_RX_TRANS_CFG_INM(x, m) in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), m)

#define	HWIO_UART_RX_TRANS_CFG_OUT(x, v) out_dword(HWIO_UART_RX_TRANS_CFG_ADDR(x), v)

#define	HWIO_UART_RX_TRANS_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_RX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_RX_TRANS_CFG_IN(x))

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK 0x20

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT 0x5

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK 0x10

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT 0x4

#define	HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_BMSK 0x8

#define	HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_SHFT 0x3

#define	HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_BMSK 0x4

#define	HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_SHFT 0x2

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK 0x2

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT 0x1

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_BMSK 0x1

#define	HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_SHFT 0x0

#define	HWIO_UART_RX_WORD_LEN_ADDR(x) ((x) + 0x0000018c)

#define	HWIO_UART_RX_WORD_LEN_OFFS (0x0000018c)

#define	HWIO_UART_RX_WORD_LEN_RMSK 0x3ff

#define	HWIO_UART_RX_WORD_LEN_IN(x) in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), HWIO_UART_RX_WORD_LEN_RMSK)

#define	HWIO_UART_RX_WORD_LEN_INM(x, m) in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), m)

#define	HWIO_UART_RX_WORD_LEN_OUT(x, v) out_dword(HWIO_UART_RX_WORD_LEN_ADDR(x), v)

#define	HWIO_UART_RX_WORD_LEN_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_RX_WORD_LEN_ADDR(x), m, v, HWIO_UART_RX_WORD_LEN_IN(x))

#define	HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_BMSK 0x3ff

#define	HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_SHFT 0x0

#define	HWIO_UART_RX_STALE_CNT_ADDR(x) ((x) + 0x00000194)

#define	HWIO_UART_RX_STALE_CNT_OFFS (0x00000194)

#define	HWIO_UART_RX_STALE_CNT_RMSK 0xffffff

#define	HWIO_UART_RX_STALE_CNT_IN(x) in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), HWIO_UART_RX_STALE_CNT_RMSK)

#define	HWIO_UART_RX_STALE_CNT_INM(x, m) in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), m)

#define	HWIO_UART_RX_STALE_CNT_OUT(x, v) out_dword(HWIO_UART_RX_STALE_CNT_ADDR(x), v)

#define	HWIO_UART_RX_STALE_CNT_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_RX_STALE_CNT_ADDR(x), m, v, HWIO_UART_RX_STALE_CNT_IN(x))

#define	HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_BMSK 0xffffff

#define	HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_SHFT 0x0

#define	HWIO_UART_TX_PARITY_CFG_ADDR(x) ((x) + 0x000001a4)

#define	HWIO_UART_TX_PARITY_CFG_OFFS (0x000001a4)

#define	HWIO_UART_TX_PARITY_CFG_RMSK 0x1f

#define	HWIO_UART_TX_PARITY_CFG_IN(x) in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), HWIO_UART_TX_PARITY_CFG_RMSK)

#define	HWIO_UART_TX_PARITY_CFG_INM(x, m) in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), m)

#define	HWIO_UART_TX_PARITY_CFG_OUT(x, v) out_dword(HWIO_UART_TX_PARITY_CFG_ADDR(x), v)

#define	HWIO_UART_TX_PARITY_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_TX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_TX_PARITY_CFG_IN(x))

#define	HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK 0x10

#define	HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT 0x4

#define	HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK 0x8

#define	HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT 0x3

#define	HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_BMSK 0x6

#define	HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_SHFT 0x1

#define	HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_BMSK 0x1

#define	HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_SHFT 0x0

#define	HWIO_UART_RX_PARITY_CFG_ADDR(x) ((x) + 0x000001a8)

#define	HWIO_UART_RX_PARITY_CFG_OFFS (0x000001a8)

#define	HWIO_UART_RX_PARITY_CFG_RMSK 0x1f

#define	HWIO_UART_RX_PARITY_CFG_IN(x) in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), HWIO_UART_RX_PARITY_CFG_RMSK)

#define	HWIO_UART_RX_PARITY_CFG_INM(x, m) in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), m)

#define	HWIO_UART_RX_PARITY_CFG_OUT(x, v) out_dword(HWIO_UART_RX_PARITY_CFG_ADDR(x), v)

#define	HWIO_UART_RX_PARITY_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_UART_RX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_RX_PARITY_CFG_IN(x))

#define	HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK 0x10

#define	HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT 0x4

#define	HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK 0x8

#define	HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT 0x3

#define	HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_BMSK 0x6

#define	HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_SHFT 0x1

#define	HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_BMSK 0x1

#define	HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_SHFT 0x0

#define	HWIO_GENI_DMA_MODE_EN_ADDR(x) ((x) + 0x00000158)

#define	HWIO_GENI_DMA_MODE_EN_OFFS (0x00000158)

#define	HWIO_GENI_DMA_MODE_EN_RMSK 0x1

#define	HWIO_GENI_DMA_MODE_EN_IN(x) in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), HWIO_GENI_DMA_MODE_EN_RMSK)

#define	HWIO_GENI_DMA_MODE_EN_INM(x, m) in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), m)

#define	HWIO_GENI_DMA_MODE_EN_OUT(x, v) out_dword(HWIO_GENI_DMA_MODE_EN_ADDR(x), v)

#define	HWIO_GENI_DMA_MODE_EN_OUTM(x, m, v) out_dword_masked_ns(HWIO_GENI_DMA_MODE_EN_ADDR(x), m, v, HWIO_GENI_DMA_MODE_EN_IN(x))

#define	HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_BMSK 0x1

#define	HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_SHFT 0x0

#define	HWIO_SE_IRQ_EN_ADDR(x) ((x) + 0x0000021c)

#define	HWIO_SE_IRQ_EN_OFFS (0x0000021c)

#define	HWIO_SE_IRQ_EN_RMSK 0xf

#define	HWIO_SE_IRQ_EN_IN(x) in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), HWIO_SE_IRQ_EN_RMSK)

#define	HWIO_SE_IRQ_EN_INM(x, m) in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), m)

#define	HWIO_SE_IRQ_EN_OUT(x, v) out_dword(HWIO_SE_IRQ_EN_ADDR(x), v)

#define	HWIO_SE_IRQ_EN_OUTM(x, m, v) out_dword_masked_ns(HWIO_SE_IRQ_EN_ADDR(x), m, v, HWIO_SE_IRQ_EN_IN(x))

#define	HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_BMSK 0x8

#define	HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_SHFT 0x3

#define	HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_BMSK 0x4

#define	HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_SHFT 0x2

#define	HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_BMSK 0x2

#define	HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_SHFT 0x1

#define	HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_BMSK 0x1

#define	HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_SHFT 0x0

#define	HWIO_SE_HW_PARAM_0_ADDR(x) ((x) + 0x00000224)

#define	HWIO_SE_HW_PARAM_0_OFFS (0x00000224)

#define	HWIO_SE_HW_PARAM_0_RMSK 0x3f3f79ff

#define	HWIO_SE_HW_PARAM_0_IN(x) in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), HWIO_SE_HW_PARAM_0_RMSK)

#define	HWIO_SE_HW_PARAM_0_INM(x, m) in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), m)

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_BMSK 0x3f000000

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_SHFT 0x18

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_BMSK 0x3f0000

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_SHFT 0x10

#define	HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_BMSK 0x7000

#define	HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_SHFT 0xc

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_EN_BMSK 0x800

#define	HWIO_SE_HW_PARAM_0_TX_FIFO_EN_SHFT 0xb

#define	HWIO_SE_HW_PARAM_0_GEN_I3C_BMSK 0x100

#define	HWIO_SE_HW_PARAM_0_GEN_I3C_SHFT 0x8

#define	HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_BMSK 0x80

#define	HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_SHFT 0x7

#define	HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_BMSK 0x40

#define	HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_SHFT 0x6

#define	HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_BMSK 0x3f

#define	HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_SHFT 0x0

#define	HWIO_SE_HW_PARAM_1_ADDR(x) ((x) + 0x00000228)

#define	HWIO_SE_HW_PARAM_1_OFFS (0x00000228)

#define	HWIO_SE_HW_PARAM_1_RMSK 0x3f3f7fff

#define	HWIO_SE_HW_PARAM_1_IN(x) in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), HWIO_SE_HW_PARAM_1_RMSK)

#define	HWIO_SE_HW_PARAM_1_INM(x, m) in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), m)

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_BMSK 0x3f000000

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_SHFT 0x18

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_BMSK 0x3f0000

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_SHFT 0x10

#define	HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_BMSK 0x7000

#define	HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_SHFT 0xc

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_EN_BMSK 0x800

#define	HWIO_SE_HW_PARAM_1_RX_FIFO_EN_SHFT 0xb

#define	HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_BMSK 0x600

#define	HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_SHFT 0x9

#define	HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_BMSK 0x1ff

#define	HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_SHFT 0x0

#define	HWIO_DMA_GENERAL_CFG_ADDR(x) ((x) + 0x00000230)

#define	HWIO_DMA_GENERAL_CFG_OFFS (0x00000230)

#define	HWIO_DMA_GENERAL_CFG_RMSK 0x1ff

#define	HWIO_DMA_GENERAL_CFG_IN(x) in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), HWIO_DMA_GENERAL_CFG_RMSK)

#define	HWIO_DMA_GENERAL_CFG_INM(x, m) in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), m)

#define	HWIO_DMA_GENERAL_CFG_OUT(x, v) out_dword(HWIO_DMA_GENERAL_CFG_ADDR(x), v)

#define	HWIO_DMA_GENERAL_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_DMA_GENERAL_CFG_ADDR(x), m, v, HWIO_DMA_GENERAL_CFG_IN(x))

#define	HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_BMSK 0x1c0

#define	HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_SHFT 0x6

#define	HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_BMSK 0x20

#define	HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_SHFT 0x5

#define	HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_BMSK 0x8

#define	HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_SHFT 0x3

#define	HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_BMSK 0x4

#define	HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_SHFT 0x2

#define	HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_BMSK 0x2

#define	HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_SHFT 0x1

#define	HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_BMSK 0x1

#define	HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_SHFT 0x0

#define	HWIO_SE_GSI_EVENT_EN_ADDR(x) ((x) + 0x00000218)

#define	HWIO_SE_GSI_EVENT_EN_OFFS (0x00000218)

#define	HWIO_SE_GSI_EVENT_EN_RMSK 0xf

#define	HWIO_SE_GSI_EVENT_EN_IN(x) in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), HWIO_SE_GSI_EVENT_EN_RMSK)

#define	HWIO_SE_GSI_EVENT_EN_INM(x, m) in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), m)

#define	HWIO_SE_GSI_EVENT_EN_OUT(x, v) out_dword(HWIO_SE_GSI_EVENT_EN_ADDR(x), v)

#define	HWIO_SE_GSI_EVENT_EN_OUTM(x, m, v) out_dword_masked_ns(HWIO_SE_GSI_EVENT_EN_ADDR(x), m, v, HWIO_SE_GSI_EVENT_EN_IN(x))

#define	HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_BMSK 0x8

#define	HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_SHFT 0x3

#define	HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_BMSK 0x4

#define	HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_SHFT 0x2

#define	HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_BMSK 0x2

#define	HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_SHFT 0x1

#define	HWIO_SE_GSI_EVENT_EN_DMA_RX_EVENT_EN_BMSK 0x1

#define	HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x) ((x) + 0x00000118)

#define	HWIO_QUPV3_SE_AHB_M_CFG_OFFS (0x00000118)

#define	HWIO_QUPV3_SE_AHB_M_CFG_RMSK 0x1

#define	HWIO_QUPV3_SE_AHB_M_CFG_IN(x) in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), HWIO_QUPV3_SE_AHB_M_CFG_RMSK)

#define	HWIO_QUPV3_SE_AHB_M_CFG_INM(x, m) in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m)

#define	HWIO_QUPV3_SE_AHB_M_CFG_OUT(x, v) out_dword(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), v)

#define	HWIO_QUPV3_SE_AHB_M_CFG_OUTM(x, m, v) out_dword_masked_ns(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m, v, HWIO_QUPV3_SE_AHB_M_CFG_IN(x))

#define	HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_BMSK 0x1

#define	HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_SHFT 0x0

#define	MAX_RX_FIFO_SIZE 128

#define	MAX_RETRIES 0x100000

#define	UART_DM_READ_REG(addr, offset) UartHardwareAccess.ReadRegister32((ULONG *)((PUCHAR)addr + offset))

#define	UART_DM_WRITE_REG(addr, offset, val) UartHardwareAccess.WriteRegister32((ULONG *)((PUCHAR)addr + offset), val)

Typedefs
typedef struct _FIFO_TX_BLOCK	FIFO_TX_BLOCK

typedef struct _FIFO_TX_BLOCK *	PFIFO_TX_BLOCK

Functions
BOOLEAN	SDM845SetBaud (_Inout_ PCPPORT Port, ULONG Rate)

BOOLEAN	SDM845ReinitializePort (_Inout_ PCPPORT Port)

BOOLEAN	SDM845InitializePort (_In_opt_ _Null_terminated_ PCHAR LoadOptions, _Inout_ PCPPORT Port, BOOLEAN MemoryMapped, UCHAR AccessSize, UCHAR BitWidth)

UART_STATUS	SDM845GetByte (_Inout_ PCPPORT Port, _Out_ PUCHAR Byte)

UART_STATUS	SDM845PutByte (_Inout_ PCPPORT Port, UCHAR Byte, BOOLEAN BusyWait)

BOOLEAN	SDM845RxReady (_Inout_ PCPPORT Port)

Variables
UART_HARDWARE_DRIVER	SDM845HardwareDriver

Macro Definition Documentation

◆ GENI4_CFG

#define GENI4_CFG 0x0

◆ GENI4_CFG_REG_BASE [1/2]

#define GENI4_CFG_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080000)

◆ GENI4_CFG_REG_BASE [2/2]

#define GENI4_CFG_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080000)

◆ GENI4_CFG_REG_BASE_OFFS [1/2]

#define GENI4_CFG_REG_BASE_OFFS 0x00080000

◆ GENI4_CFG_REG_BASE_OFFS [2/2]

#define GENI4_CFG_REG_BASE_OFFS 0x00080000

◆ GENI4_DATA

#define GENI4_DATA 0x600

◆ GENI4_DATA_REG_BASE

#define GENI4_DATA_REG_BASE (QUPV3_NORTH_QUPV3_ID_1_BASE + 0x00080600)

◆ GENI4_DATA_REG_BASE_OFFS

#define GENI4_DATA_REG_BASE_OFFS 0x00080600

◆ GENI4_IMAGE

#define GENI4_IMAGE 0x1000

◆ GENI4_IMAGE_REGS

#define GENI4_IMAGE_REGS 0x100

◆ HWIO_DMA_GENERAL_CFG_ADDR

#define HWIO_DMA_GENERAL_CFG_ADDR ( x ) ((x) + 0x00000230)

◆ HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_BMSK

#define HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_BMSK 0x8

◆ HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_SHFT

#define HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_SHFT 0x3

◆ HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_BMSK

#define HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_BMSK 0x4

◆ HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_SHFT

#define HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_SHFT 0x2

◆ HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_BMSK

#define HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_BMSK 0x1

◆ HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_SHFT

#define HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_SHFT 0x0

◆ HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_BMSK

#define HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_BMSK 0x2

◆ HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_SHFT

#define HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_SHFT 0x1

◆ HWIO_DMA_GENERAL_CFG_IN

#define HWIO_DMA_GENERAL_CFG_IN ( x ) in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), HWIO_DMA_GENERAL_CFG_RMSK)

866#define HWIO_DMA_GENERAL_CFG_IN(x) \

867 in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), HWIO_DMA_GENERAL_CFG_RMSK)

◆ HWIO_DMA_GENERAL_CFG_INM

#define HWIO_DMA_GENERAL_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), m)

868#define HWIO_DMA_GENERAL_CFG_INM(x, m) \

869 in_dword_masked(HWIO_DMA_GENERAL_CFG_ADDR(x), m)

◆ HWIO_DMA_GENERAL_CFG_OFFS

#define HWIO_DMA_GENERAL_CFG_OFFS (0x00000230)

◆ HWIO_DMA_GENERAL_CFG_OUT

#define HWIO_DMA_GENERAL_CFG_OUT	(		x,
			v ) out_dword(HWIO_DMA_GENERAL_CFG_ADDR(x), v)

870#define HWIO_DMA_GENERAL_CFG_OUT(x, v) \

871 out_dword(HWIO_DMA_GENERAL_CFG_ADDR(x), v)

◆ HWIO_DMA_GENERAL_CFG_OUTM

#define HWIO_DMA_GENERAL_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_DMA_GENERAL_CFG_ADDR(x), m, v, HWIO_DMA_GENERAL_CFG_IN(x))

872#define HWIO_DMA_GENERAL_CFG_OUTM(x, m, v) \

873 out_dword_masked_ns(HWIO_DMA_GENERAL_CFG_ADDR(x), m, v, HWIO_DMA_GENERAL_CFG_IN(x))

◆ HWIO_DMA_GENERAL_CFG_RMSK

#define HWIO_DMA_GENERAL_CFG_RMSK 0x1ff

◆ HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_BMSK

#define HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_BMSK 0x1c0

◆ HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_SHFT

#define HWIO_DMA_GENERAL_CFG_RX_DMA_IRQ_DELAY_SHFT 0x6

◆ HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_BMSK

#define HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_BMSK 0x20

◆ HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_SHFT

#define HWIO_DMA_GENERAL_CFG_TX_DMA_ZERO_PADDING_EN_SHFT 0x5

◆ HWIO_GENI_CGC_CTRL_ADDR

#define HWIO_GENI_CGC_CTRL_ADDR ( x ) ((x) + 0x00000028)

◆ HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_BMSK 0x1

◆ HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_CFG_AHB_CLK_CGC_ON_SHFT 0x0

◆ HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_BMSK 0x2

◆ HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_CFG_AHB_WR_CLK_CGC_ON_SHFT 0x1

◆ HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_BMSK 0x4

◆ HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_DATA_AHB_CLK_CGC_ON_SHFT 0x2

◆ HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_BMSK 0x40

◆ HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_EXT_CLK_CGC_ON_SHFT 0x6

◆ HWIO_GENI_CGC_CTRL_IN

#define HWIO_GENI_CGC_CTRL_IN ( x ) in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), HWIO_GENI_CGC_CTRL_RMSK)

85#define HWIO_GENI_CGC_CTRL_IN(x) \

86 in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), HWIO_GENI_CGC_CTRL_RMSK)

◆ HWIO_GENI_CGC_CTRL_INM

#define HWIO_GENI_CGC_CTRL_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), m)

87#define HWIO_GENI_CGC_CTRL_INM(x, m) \

88 in_dword_masked(HWIO_GENI_CGC_CTRL_ADDR(x), m)

◆ HWIO_GENI_CGC_CTRL_OFFS

#define HWIO_GENI_CGC_CTRL_OFFS (0x00000028)

◆ HWIO_GENI_CGC_CTRL_OUT

#define HWIO_GENI_CGC_CTRL_OUT	(		x,
			v ) out_dword(HWIO_GENI_CGC_CTRL_ADDR(x), v)

89#define HWIO_GENI_CGC_CTRL_OUT(x, v) \

90 out_dword(HWIO_GENI_CGC_CTRL_ADDR(x), v)

◆ HWIO_GENI_CGC_CTRL_OUTM

#define HWIO_GENI_CGC_CTRL_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_CGC_CTRL_ADDR(x), m, v, HWIO_GENI_CGC_CTRL_IN(x))

91#define HWIO_GENI_CGC_CTRL_OUTM(x, m, v) \

92 out_dword_masked_ns(HWIO_GENI_CGC_CTRL_ADDR(x), m, v, HWIO_GENI_CGC_CTRL_IN(x))

◆ HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_BMSK

#define HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_BMSK 0x100

◆ HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_SHFT

#define HWIO_GENI_CGC_CTRL_PROG_RAM_HCLK_OFF_SHFT 0x8

◆ HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_BMSK

#define HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_BMSK 0x200

◆ HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_SHFT

#define HWIO_GENI_CGC_CTRL_PROG_RAM_SCLK_OFF_SHFT 0x9

◆ HWIO_GENI_CGC_CTRL_RMSK

#define HWIO_GENI_CGC_CTRL_RMSK 0x37f

◆ HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_BMSK 0x20

◆ HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_RX_CLK_CGC_ON_SHFT 0x5

◆ HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_BMSK 0x8

◆ HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_SCLK_CGC_ON_SHFT 0x3

◆ HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_BMSK

#define HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_BMSK 0x10

◆ HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_SHFT

#define HWIO_GENI_CGC_CTRL_TX_CLK_CGC_ON_SHFT 0x4

◆ HWIO_GENI_DFS_IF_CFG_ADDR

#define HWIO_GENI_DFS_IF_CFG_ADDR ( x ) ((x) + 0x00000080)

◆ HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_BMSK

#define HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_BMSK 0x1

◆ HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_SHFT

#define HWIO_GENI_DFS_IF_CFG_DFS_IF_EN_SHFT 0x0

◆ HWIO_GENI_DFS_IF_CFG_IN

#define HWIO_GENI_DFS_IF_CFG_IN ( x ) in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), HWIO_GENI_DFS_IF_CFG_RMSK)

169#define HWIO_GENI_DFS_IF_CFG_IN(x) \

170 in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), HWIO_GENI_DFS_IF_CFG_RMSK)

◆ HWIO_GENI_DFS_IF_CFG_INM

#define HWIO_GENI_DFS_IF_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), m)

171#define HWIO_GENI_DFS_IF_CFG_INM(x, m) \

172 in_dword_masked(HWIO_GENI_DFS_IF_CFG_ADDR(x), m)

◆ HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_BMSK

#define HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_BMSK 0x700

◆ HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_SHFT

#define HWIO_GENI_DFS_IF_CFG_NUM_WAIT_STATES_SHFT 0x8

◆ HWIO_GENI_DFS_IF_CFG_OFFS

#define HWIO_GENI_DFS_IF_CFG_OFFS (0x00000080)

◆ HWIO_GENI_DFS_IF_CFG_OUT

#define HWIO_GENI_DFS_IF_CFG_OUT	(		x,
			v ) out_dword(HWIO_GENI_DFS_IF_CFG_ADDR(x), v)

173#define HWIO_GENI_DFS_IF_CFG_OUT(x, v) \

174 out_dword(HWIO_GENI_DFS_IF_CFG_ADDR(x), v)

◆ HWIO_GENI_DFS_IF_CFG_OUTM

#define HWIO_GENI_DFS_IF_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_DFS_IF_CFG_ADDR(x), m, v, HWIO_GENI_DFS_IF_CFG_IN(x))

175#define HWIO_GENI_DFS_IF_CFG_OUTM(x, m, v) \

176 out_dword_masked_ns(HWIO_GENI_DFS_IF_CFG_ADDR(x), m, v, HWIO_GENI_DFS_IF_CFG_IN(x))

◆ HWIO_GENI_DFS_IF_CFG_RMSK

#define HWIO_GENI_DFS_IF_CFG_RMSK 0x701

◆ HWIO_GENI_DMA_MODE_EN_ADDR

#define HWIO_GENI_DMA_MODE_EN_ADDR ( x ) ((x) + 0x00000158)

◆ HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_BMSK

#define HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_BMSK 0x1

◆ HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_SHFT

#define HWIO_GENI_DMA_MODE_EN_GENI_DMA_MODE_EN_SHFT 0x0

◆ HWIO_GENI_DMA_MODE_EN_IN

#define HWIO_GENI_DMA_MODE_EN_IN ( x ) in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), HWIO_GENI_DMA_MODE_EN_RMSK)

788#define HWIO_GENI_DMA_MODE_EN_IN(x) \

789 in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), HWIO_GENI_DMA_MODE_EN_RMSK)

◆ HWIO_GENI_DMA_MODE_EN_INM

#define HWIO_GENI_DMA_MODE_EN_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), m)

790#define HWIO_GENI_DMA_MODE_EN_INM(x, m) \

791 in_dword_masked(HWIO_GENI_DMA_MODE_EN_ADDR(x), m)

◆ HWIO_GENI_DMA_MODE_EN_OFFS

#define HWIO_GENI_DMA_MODE_EN_OFFS (0x00000158)

◆ HWIO_GENI_DMA_MODE_EN_OUT

#define HWIO_GENI_DMA_MODE_EN_OUT	(		x,
			v ) out_dword(HWIO_GENI_DMA_MODE_EN_ADDR(x), v)

792#define HWIO_GENI_DMA_MODE_EN_OUT(x, v) \

793 out_dword(HWIO_GENI_DMA_MODE_EN_ADDR(x), v)

◆ HWIO_GENI_DMA_MODE_EN_OUTM

#define HWIO_GENI_DMA_MODE_EN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_DMA_MODE_EN_ADDR(x), m, v, HWIO_GENI_DMA_MODE_EN_IN(x))

794#define HWIO_GENI_DMA_MODE_EN_OUTM(x, m, v) \

795 out_dword_masked_ns(HWIO_GENI_DMA_MODE_EN_ADDR(x), m, v, HWIO_GENI_DMA_MODE_EN_IN(x))

◆ HWIO_GENI_DMA_MODE_EN_RMSK

#define HWIO_GENI_DMA_MODE_EN_RMSK 0x1

◆ HWIO_GENI_FORCE_DEFAULT_REG_ADDR

#define HWIO_GENI_FORCE_DEFAULT_REG_ADDR ( x ) ((x) + 0x00000020)

◆ HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_BMSK

#define HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_BMSK 0x1

◆ HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_SHFT

#define HWIO_GENI_FORCE_DEFAULT_REG_FORCE_DEFAULT_SHFT 0x0

◆ HWIO_GENI_FORCE_DEFAULT_REG_OFFS

#define HWIO_GENI_FORCE_DEFAULT_REG_OFFS (0x00000020)

◆ HWIO_GENI_FORCE_DEFAULT_REG_OUT

#define HWIO_GENI_FORCE_DEFAULT_REG_OUT	(		x,
			v ) out_dword(HWIO_GENI_FORCE_DEFAULT_REG_ADDR(x), v)

185#define HWIO_GENI_FORCE_DEFAULT_REG_OUT(x, v) \

186 out_dword(HWIO_GENI_FORCE_DEFAULT_REG_ADDR(x), v)

◆ HWIO_GENI_FORCE_DEFAULT_REG_RMSK

#define HWIO_GENI_FORCE_DEFAULT_REG_RMSK 0x1

◆ HWIO_GENI_M_CMD0_ADDR

#define HWIO_GENI_M_CMD0_ADDR ( x ) ((x) + 0x00000000)

◆ HWIO_GENI_M_CMD0_GNRL_PURP_BMSK

#define HWIO_GENI_M_CMD0_GNRL_PURP_BMSK 0x1000000

◆ HWIO_GENI_M_CMD0_GNRL_PURP_SHFT

#define HWIO_GENI_M_CMD0_GNRL_PURP_SHFT 0x18

◆ HWIO_GENI_M_CMD0_IN

#define HWIO_GENI_M_CMD0_IN ( x ) in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), HWIO_GENI_M_CMD0_RMSK)

200#define HWIO_GENI_M_CMD0_IN(x) \

201 in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), HWIO_GENI_M_CMD0_RMSK)

◆ HWIO_GENI_M_CMD0_INM

#define HWIO_GENI_M_CMD0_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), m)

202#define HWIO_GENI_M_CMD0_INM(x, m) \

203 in_dword_masked(HWIO_GENI_M_CMD0_ADDR(x), m)

◆ HWIO_GENI_M_CMD0_OFFS

#define HWIO_GENI_M_CMD0_OFFS (0x00000000)

◆ HWIO_GENI_M_CMD0_OPCODE_BMSK

#define HWIO_GENI_M_CMD0_OPCODE_BMSK 0xf8000000

◆ HWIO_GENI_M_CMD0_OPCODE_SHFT

#define HWIO_GENI_M_CMD0_OPCODE_SHFT 0x1b

◆ HWIO_GENI_M_CMD0_OUT

#define HWIO_GENI_M_CMD0_OUT	(		x,
			v ) out_dword(HWIO_GENI_M_CMD0_ADDR(x), v)

204#define HWIO_GENI_M_CMD0_OUT(x, v) \

205 out_dword(HWIO_GENI_M_CMD0_ADDR(x), v)

◆ HWIO_GENI_M_CMD0_OUTM

#define HWIO_GENI_M_CMD0_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_M_CMD0_ADDR(x), m, v, HWIO_GENI_M_CMD0_IN(x))

206#define HWIO_GENI_M_CMD0_OUTM(x, m, v) \

207 out_dword_masked_ns(HWIO_GENI_M_CMD0_ADDR(x), m, v, HWIO_GENI_M_CMD0_IN(x))

◆ HWIO_GENI_M_CMD0_PARAM_BMSK

#define HWIO_GENI_M_CMD0_PARAM_BMSK 0xffffff

◆ HWIO_GENI_M_CMD0_PARAM_SHFT

#define HWIO_GENI_M_CMD0_PARAM_SHFT 0x0

◆ HWIO_GENI_M_CMD0_RMSK

#define HWIO_GENI_M_CMD0_RMSK 0xf9ffffff

◆ HWIO_GENI_M_IRQ_CLEAR_ADDR

#define HWIO_GENI_M_IRQ_CLEAR_ADDR ( x ) ((x) + 0x00000018)

◆ HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK 0x800000

◆ HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT 0x17

◆ HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK 0x400000

◆ HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT 0x16

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_BMSK 0x20

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_ABORT_CLEAR_SHFT 0x5

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_BMSK 0x10

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_CANCEL_CLEAR_SHFT 0x4

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_BMSK 0x1

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_DONE_CLEAR_SHFT 0x0

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_BMSK 0x8

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_FAILURE_CLEAR_SHFT 0x3

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_BMSK 0x2

◆ HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_CMD_OVERRUN_CLEAR_SHFT 0x1

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_BMSK 0x200

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_0_CLEAR_SHFT 0x9

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_BMSK 0x400

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_1_CLEAR_SHFT 0xa

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_BMSK 0x800

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_2_CLEAR_SHFT 0xb

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_BMSK 0x1000

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_3_CLEAR_SHFT 0xc

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_BMSK 0x2000

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_4_CLEAR_SHFT 0xd

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_BMSK 0x4000

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_IRQ_5_CLEAR_SHFT 0xe

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_BMSK 0x100

◆ HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_GP_SYNC_IRQ_0_CLEAR_SHFT 0x8

◆ HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_BMSK 0x4

◆ HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_ILLEGAL_CMD_CLEAR_SHFT 0x2

◆ HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_BMSK 0x80

◆ HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_RX_IRQ_CLEAR_SHFT 0x7

◆ HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_BMSK 0x40

◆ HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_M_TIMESTAMP_CLEAR_SHFT 0x6

◆ HWIO_GENI_M_IRQ_CLEAR_OFFS

#define HWIO_GENI_M_IRQ_CLEAR_OFFS (0x00000018)

◆ HWIO_GENI_M_IRQ_CLEAR_OUT

#define HWIO_GENI_M_IRQ_CLEAR_OUT	(		x,
			v ) out_dword(HWIO_GENI_M_IRQ_CLEAR_ADDR(x), v)

338#define HWIO_GENI_M_IRQ_CLEAR_OUT(x, v) \

339 out_dword(HWIO_GENI_M_IRQ_CLEAR_ADDR(x), v)

◆ HWIO_GENI_M_IRQ_CLEAR_RMSK

#define HWIO_GENI_M_IRQ_CLEAR_RMSK 0xffc07fff

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK 0x8000000

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT 0x1b

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK 0x1000000

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT 0x18

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK 0x4000000

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT 0x1a

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK 0x2000000

◆ HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT 0x19

◆ HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_BMSK 0x80000000

◆ HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_SEC_IRQ_CLEAR_SHFT 0x1f

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_BMSK 0x10000000

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_RD_ERR_CLEAR_SHFT 0x1c

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_BMSK 0x40000000

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WATERMARK_CLEAR_SHFT 0x1e

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_BMSK

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_BMSK 0x20000000

◆ HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_SHFT

#define HWIO_GENI_M_IRQ_CLEAR_TX_FIFO_WR_ERR_CLEAR_SHFT 0x1d

◆ HWIO_GENI_M_IRQ_ENABLE_ADDR

#define HWIO_GENI_M_IRQ_ENABLE_ADDR ( x ) ((x) + 0x00000014)

◆ HWIO_GENI_M_IRQ_ENABLE_IN

#define HWIO_GENI_M_IRQ_ENABLE_IN ( x ) in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), HWIO_GENI_M_IRQ_ENABLE_RMSK)

276#define HWIO_GENI_M_IRQ_ENABLE_IN(x) \

277 in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), HWIO_GENI_M_IRQ_ENABLE_RMSK)

◆ HWIO_GENI_M_IRQ_ENABLE_INM

#define HWIO_GENI_M_IRQ_ENABLE_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m)

278#define HWIO_GENI_M_IRQ_ENABLE_INM(x, m) \

279 in_dword_masked(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m)

◆ HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK 0x800000

◆ HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT 0x17

◆ HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK 0x400000

◆ HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT 0x16

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_ABORT_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_ABORT_EN_BMSK 0x20

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_ABORT_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_ABORT_EN_SHFT 0x5

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_CANCEL_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_CANCEL_EN_BMSK 0x10

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_CANCEL_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_CANCEL_EN_SHFT 0x4

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_BMSK 0x1

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_DONE_EN_SHFT 0x0

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_BMSK 0x8

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_FAILURE_EN_SHFT 0x3

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_BMSK 0x2

◆ HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_CMD_OVERRUN_EN_SHFT 0x1

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_0_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_0_EN_BMSK 0x200

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_0_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_0_EN_SHFT 0x9

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_1_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_1_EN_BMSK 0x400

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_1_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_1_EN_SHFT 0xa

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_BMSK 0x800

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_2_EN_SHFT 0xb

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_3_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_3_EN_BMSK 0x1000

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_3_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_3_EN_SHFT 0xc

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_BMSK 0x2000

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_4_EN_SHFT 0xd

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_5_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_5_EN_BMSK 0x4000

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_5_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_IRQ_5_EN_SHFT 0xe

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_SYNC_IRQ_0_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_SYNC_IRQ_0_EN_BMSK 0x100

◆ HWIO_GENI_M_IRQ_ENABLE_M_GP_SYNC_IRQ_0_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_GP_SYNC_IRQ_0_EN_SHFT 0x8

◆ HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_BMSK 0x4

◆ HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_ILLEGAL_CMD_EN_SHFT 0x2

◆ HWIO_GENI_M_IRQ_ENABLE_M_RX_IRQ_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_RX_IRQ_EN_BMSK 0x80

◆ HWIO_GENI_M_IRQ_ENABLE_M_RX_IRQ_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_RX_IRQ_EN_SHFT 0x7

◆ HWIO_GENI_M_IRQ_ENABLE_M_TIMESTAMP_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_M_TIMESTAMP_EN_BMSK 0x40

◆ HWIO_GENI_M_IRQ_ENABLE_M_TIMESTAMP_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_M_TIMESTAMP_EN_SHFT 0x6

◆ HWIO_GENI_M_IRQ_ENABLE_OFFS

#define HWIO_GENI_M_IRQ_ENABLE_OFFS (0x00000014)

◆ HWIO_GENI_M_IRQ_ENABLE_OUT

#define HWIO_GENI_M_IRQ_ENABLE_OUT	(		x,
			v ) out_dword(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), v)

280#define HWIO_GENI_M_IRQ_ENABLE_OUT(x, v) \

281 out_dword(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), v)

◆ HWIO_GENI_M_IRQ_ENABLE_OUTM

#define HWIO_GENI_M_IRQ_ENABLE_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_M_IRQ_ENABLE_IN(x))

282#define HWIO_GENI_M_IRQ_ENABLE_OUTM(x, m, v) \

283 out_dword_masked_ns(HWIO_GENI_M_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_M_IRQ_ENABLE_IN(x))

◆ HWIO_GENI_M_IRQ_ENABLE_RMSK

#define HWIO_GENI_M_IRQ_ENABLE_RMSK 0xffc07fff

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK 0x8000000

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT 0x1b

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK 0x1000000

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT 0x18

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK 0x4000000

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT 0x1a

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK 0x2000000

◆ HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT 0x19

◆ HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_BMSK 0x80000000

◆ HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_SEC_IRQ_EN_SHFT 0x1f

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_BMSK 0x10000000

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_RD_ERR_EN_SHFT 0x1c

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_BMSK 0x40000000

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WATERMARK_EN_SHFT 0x1e

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_BMSK

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_BMSK 0x20000000

◆ HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_SHFT

#define HWIO_GENI_M_IRQ_ENABLE_TX_FIFO_WR_ERR_EN_SHFT 0x1d

◆ HWIO_GENI_M_IRQ_STATUS_ADDR

#define HWIO_GENI_M_IRQ_STATUS_ADDR ( x ) ((x) + 0x00000010)

◆ HWIO_GENI_M_IRQ_STATUS_IN

#define HWIO_GENI_M_IRQ_STATUS_IN ( x ) in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), HWIO_GENI_M_IRQ_STATUS_RMSK)

218#define HWIO_GENI_M_IRQ_STATUS_IN(x) \

219 in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), HWIO_GENI_M_IRQ_STATUS_RMSK)

◆ HWIO_GENI_M_IRQ_STATUS_INM

#define HWIO_GENI_M_IRQ_STATUS_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), m)

220#define HWIO_GENI_M_IRQ_STATUS_INM(x, m) \

221 in_dword_masked(HWIO_GENI_M_IRQ_STATUS_ADDR(x), m)

◆ HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_BMSK

#define HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_BMSK 0x800000

◆ HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_SHFT

#define HWIO_GENI_M_IRQ_STATUS_IO_DATA_ASSERT_SHFT 0x17

◆ HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_BMSK

#define HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_BMSK 0x400000

◆ HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_SHFT

#define HWIO_GENI_M_IRQ_STATUS_IO_DATA_DEASSERT_SHFT 0x16

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_BMSK 0x20

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_ABORT_SHFT 0x5

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_BMSK 0x10

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_CANCEL_SHFT 0x4

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_BMSK 0x1

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_SHFT 0x0

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_BMSK 0x8

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_FAILURE_SHFT 0x3

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_BMSK 0x2

◆ HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_CMD_OVERRUN_SHFT 0x1

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_BMSK 0x200

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_0_SHFT 0x9

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_BMSK 0x400

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_1_SHFT 0xa

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_BMSK 0x800

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_2_SHFT 0xb

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_BMSK 0x1000

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_3_SHFT 0xc

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_BMSK 0x2000

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_4_SHFT 0xd

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_BMSK 0x4000

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_IRQ_5_SHFT 0xe

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_BMSK 0x100

◆ HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_GP_SYNC_IRQ_0_SHFT 0x8

◆ HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_BMSK 0x4

◆ HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_ILLEGAL_CMD_SHFT 0x2

◆ HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_BMSK 0x80

◆ HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_RX_IRQ_SHFT 0x7

◆ HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_BMSK

#define HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_BMSK 0x40

◆ HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_SHFT

#define HWIO_GENI_M_IRQ_STATUS_M_TIMESTAMP_SHFT 0x6

◆ HWIO_GENI_M_IRQ_STATUS_OFFS

#define HWIO_GENI_M_IRQ_STATUS_OFFS (0x00000010)

◆ HWIO_GENI_M_IRQ_STATUS_RMSK

#define HWIO_GENI_M_IRQ_STATUS_RMSK 0xffc07fff

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_BMSK

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_BMSK 0x8000000

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_SHFT

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_LAST_SHFT 0x1b

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK 0x1000000

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT 0x18

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK 0x4000000

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT 0x1a

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK 0x2000000

◆ HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT

#define HWIO_GENI_M_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT 0x19

◆ HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_BMSK

#define HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_BMSK 0x80000000

◆ HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_SHFT

#define HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_SHFT 0x1f

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_BMSK

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_BMSK 0x10000000

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_SHFT

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_RD_ERR_SHFT 0x1c

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_BMSK

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_BMSK 0x40000000

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_SHFT

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_SHFT 0x1e

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_BMSK

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_BMSK 0x20000000

◆ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_SHFT

#define HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WR_ERR_SHFT 0x1d

◆ HWIO_GENI_OUTPUT_CTRL_ADDR

#define HWIO_GENI_OUTPUT_CTRL_ADDR ( x ) ((x) + 0x00000024)

◆ HWIO_GENI_OUTPUT_CTRL_IN

#define HWIO_GENI_OUTPUT_CTRL_IN ( x ) in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), HWIO_GENI_OUTPUT_CTRL_RMSK)

71#define HWIO_GENI_OUTPUT_CTRL_IN(x) \

72 in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), HWIO_GENI_OUTPUT_CTRL_RMSK)

◆ HWIO_GENI_OUTPUT_CTRL_INM

#define HWIO_GENI_OUTPUT_CTRL_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m)

73#define HWIO_GENI_OUTPUT_CTRL_INM(x, m) \

74 in_dword_masked(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m)

◆ HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_BMSK

#define HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_BMSK 0x7f

◆ HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_SHFT

#define HWIO_GENI_OUTPUT_CTRL_IO_OUTPUT_CTRL_SHFT 0x0

◆ HWIO_GENI_OUTPUT_CTRL_OFFS

#define HWIO_GENI_OUTPUT_CTRL_OFFS (0x00000024)

◆ HWIO_GENI_OUTPUT_CTRL_OUT

#define HWIO_GENI_OUTPUT_CTRL_OUT	(		x,
			v ) out_dword(HWIO_GENI_OUTPUT_CTRL_ADDR(x), v)

75#define HWIO_GENI_OUTPUT_CTRL_OUT(x, v) \

76 out_dword(HWIO_GENI_OUTPUT_CTRL_ADDR(x), v)

◆ HWIO_GENI_OUTPUT_CTRL_OUTM

#define HWIO_GENI_OUTPUT_CTRL_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m, v, HWIO_GENI_OUTPUT_CTRL_IN(x))

77#define HWIO_GENI_OUTPUT_CTRL_OUTM(x, m, v) \

78 out_dword_masked_ns(HWIO_GENI_OUTPUT_CTRL_ADDR(x), m, v, HWIO_GENI_OUTPUT_CTRL_IN(x))

◆ HWIO_GENI_OUTPUT_CTRL_RMSK

#define HWIO_GENI_OUTPUT_CTRL_RMSK 0x7f

◆ HWIO_GENI_RX_FIFO_STATUS_ADDR

#define HWIO_GENI_RX_FIFO_STATUS_ADDR ( x ) ((x) + 0x00000204)

◆ HWIO_GENI_RX_FIFO_STATUS_IN

#define HWIO_GENI_RX_FIFO_STATUS_IN ( x ) in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), HWIO_GENI_RX_FIFO_STATUS_RMSK)

572#define HWIO_GENI_RX_FIFO_STATUS_IN(x) \

573 in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), HWIO_GENI_RX_FIFO_STATUS_RMSK)

◆ HWIO_GENI_RX_FIFO_STATUS_INM

#define HWIO_GENI_RX_FIFO_STATUS_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), m)

574#define HWIO_GENI_RX_FIFO_STATUS_INM(x, m) \

575 in_dword_masked(HWIO_GENI_RX_FIFO_STATUS_ADDR(x), m)

◆ HWIO_GENI_RX_FIFO_STATUS_OFFS

#define HWIO_GENI_RX_FIFO_STATUS_OFFS (0x00000204)

◆ HWIO_GENI_RX_FIFO_STATUS_RMSK

#define HWIO_GENI_RX_FIFO_STATUS_RMSK 0xffffffff

◆ HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_BMSK

#define HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_BMSK 0xe000000

◆ HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_SHFT

#define HWIO_GENI_RX_FIFO_STATUS_RX_AFIFO_WC_SHFT 0x19

◆ HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_BMSK

#define HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_BMSK 0x1ffffff

◆ HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_SHFT

#define HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_SHFT 0x0

◆ HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BMSK

#define HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BMSK 0x80000000

◆ HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_BMSK

#define HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_BMSK 0x70000000

◆ HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_SHFT

#define HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_SHFT 0x1c

◆ HWIO_GENI_RX_FIFO_STATUS_RX_LAST_SHFT

#define HWIO_GENI_RX_FIFO_STATUS_RX_LAST_SHFT 0x1f

◆ HWIO_GENI_RX_FIFOn_ADDR

#define HWIO_GENI_RX_FIFOn_ADDR	(		base,
			n ) ((base) + 0x00000180 + 0x4 * (n))

◆ HWIO_GENI_RX_FIFOn_INI

#define HWIO_GENI_RX_FIFOn_INI	(		base,
			n ) in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), HWIO_GENI_RX_FIFOn_RMSK)

562#define HWIO_GENI_RX_FIFOn_INI(base, n) \

563 in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), HWIO_GENI_RX_FIFOn_RMSK)

◆ HWIO_GENI_RX_FIFOn_INMI

#define HWIO_GENI_RX_FIFOn_INMI	(	base,
		n,
		mask ) in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), mask)

564#define HWIO_GENI_RX_FIFOn_INMI(base, n, mask) \

565 in_dword_masked(HWIO_GENI_RX_FIFOn_ADDR(base, n), mask)

◆ HWIO_GENI_RX_FIFOn_MAXn

#define HWIO_GENI_RX_FIFOn_MAXn 15

◆ HWIO_GENI_RX_FIFOn_OFFS

#define HWIO_GENI_RX_FIFOn_OFFS	(		base,
			n ) (0x00000180 + 0x4 * (n))

◆ HWIO_GENI_RX_FIFOn_RMSK

#define HWIO_GENI_RX_FIFOn_RMSK 0xffffffff

◆ HWIO_GENI_RX_FIFOn_RX_DATA_BMSK

#define HWIO_GENI_RX_FIFOn_RX_DATA_BMSK 0xffffffff

◆ HWIO_GENI_RX_FIFOn_RX_DATA_SHFT

#define HWIO_GENI_RX_FIFOn_RX_DATA_SHFT 0x0

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR

#define HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR ( x ) ((x) + 0x00000214)

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_IN

#define HWIO_GENI_RX_RFR_WATERMARK_REG_IN ( x ) in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK)

616#define HWIO_GENI_RX_RFR_WATERMARK_REG_IN(x) \

617 in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK)

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_INM

#define HWIO_GENI_RX_RFR_WATERMARK_REG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m)

618#define HWIO_GENI_RX_RFR_WATERMARK_REG_INM(x, m) \

619 in_dword_masked(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m)

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_OFFS

#define HWIO_GENI_RX_RFR_WATERMARK_REG_OFFS (0x00000214)

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_OUT

#define HWIO_GENI_RX_RFR_WATERMARK_REG_OUT	(		x,
			v ) out_dword(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), v)

620#define HWIO_GENI_RX_RFR_WATERMARK_REG_OUT(x, v) \

621 out_dword(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), v)

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_OUTM

#define HWIO_GENI_RX_RFR_WATERMARK_REG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_RFR_WATERMARK_REG_IN(x))

622#define HWIO_GENI_RX_RFR_WATERMARK_REG_OUTM(x, m, v) \

623 out_dword_masked_ns(HWIO_GENI_RX_RFR_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_RFR_WATERMARK_REG_IN(x))

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK

#define HWIO_GENI_RX_RFR_WATERMARK_REG_RMSK 0x3f

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_BMSK

#define HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_BMSK 0x3f

◆ HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_SHFT

#define HWIO_GENI_RX_RFR_WATERMARK_REG_RX_RFR_WATERMARK_SHFT 0x0

◆ HWIO_GENI_RX_WATERMARK_REG_ADDR

#define HWIO_GENI_RX_WATERMARK_REG_ADDR ( x ) ((x) + 0x00000210)

◆ HWIO_GENI_RX_WATERMARK_REG_IN

#define HWIO_GENI_RX_WATERMARK_REG_IN ( x ) in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_WATERMARK_REG_RMSK)

602#define HWIO_GENI_RX_WATERMARK_REG_IN(x) \

603 in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), HWIO_GENI_RX_WATERMARK_REG_RMSK)

◆ HWIO_GENI_RX_WATERMARK_REG_INM

#define HWIO_GENI_RX_WATERMARK_REG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m)

604#define HWIO_GENI_RX_WATERMARK_REG_INM(x, m) \

605 in_dword_masked(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m)

◆ HWIO_GENI_RX_WATERMARK_REG_OFFS

#define HWIO_GENI_RX_WATERMARK_REG_OFFS (0x00000210)

◆ HWIO_GENI_RX_WATERMARK_REG_OUT

#define HWIO_GENI_RX_WATERMARK_REG_OUT	(		x,
			v ) out_dword(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), v)

606#define HWIO_GENI_RX_WATERMARK_REG_OUT(x, v) \

607 out_dword(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), v)

◆ HWIO_GENI_RX_WATERMARK_REG_OUTM

#define HWIO_GENI_RX_WATERMARK_REG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_WATERMARK_REG_IN(x))

608#define HWIO_GENI_RX_WATERMARK_REG_OUTM(x, m, v) \

609 out_dword_masked_ns(HWIO_GENI_RX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_RX_WATERMARK_REG_IN(x))

◆ HWIO_GENI_RX_WATERMARK_REG_RMSK

#define HWIO_GENI_RX_WATERMARK_REG_RMSK 0x3f

◆ HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_BMSK

#define HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_BMSK 0x3f

◆ HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_SHFT

#define HWIO_GENI_RX_WATERMARK_REG_RX_WATERMARK_SHFT 0x0

◆ HWIO_GENI_S_CMD0_ADDR

#define HWIO_GENI_S_CMD0_ADDR ( x ) ((x) + 0x00000030)

◆ HWIO_GENI_S_CMD0_GNRL_PURP_BMSK

#define HWIO_GENI_S_CMD0_GNRL_PURP_BMSK 0x1000000

◆ HWIO_GENI_S_CMD0_GNRL_PURP_SHFT

#define HWIO_GENI_S_CMD0_GNRL_PURP_SHFT 0x18

◆ HWIO_GENI_S_CMD0_IN

#define HWIO_GENI_S_CMD0_IN ( x ) in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), HWIO_GENI_S_CMD0_RMSK)

394#define HWIO_GENI_S_CMD0_IN(x) \

395 in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), HWIO_GENI_S_CMD0_RMSK)

◆ HWIO_GENI_S_CMD0_INM

#define HWIO_GENI_S_CMD0_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), m)

396#define HWIO_GENI_S_CMD0_INM(x, m) \

397 in_dword_masked(HWIO_GENI_S_CMD0_ADDR(x), m)

◆ HWIO_GENI_S_CMD0_OFFS

#define HWIO_GENI_S_CMD0_OFFS (0x00000030)

◆ HWIO_GENI_S_CMD0_OPCODE_BMSK

#define HWIO_GENI_S_CMD0_OPCODE_BMSK 0xf8000000

◆ HWIO_GENI_S_CMD0_OPCODE_SHFT

#define HWIO_GENI_S_CMD0_OPCODE_SHFT 0x1b

◆ HWIO_GENI_S_CMD0_OUT

#define HWIO_GENI_S_CMD0_OUT	(		x,
			v ) out_dword(HWIO_GENI_S_CMD0_ADDR(x), v)

398#define HWIO_GENI_S_CMD0_OUT(x, v) \

399 out_dword(HWIO_GENI_S_CMD0_ADDR(x), v)

◆ HWIO_GENI_S_CMD0_OUTM

#define HWIO_GENI_S_CMD0_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_S_CMD0_ADDR(x), m, v, HWIO_GENI_S_CMD0_IN(x))

400#define HWIO_GENI_S_CMD0_OUTM(x, m, v) \

401 out_dword_masked_ns(HWIO_GENI_S_CMD0_ADDR(x), m, v, HWIO_GENI_S_CMD0_IN(x))

◆ HWIO_GENI_S_CMD0_PARAM_BMSK

#define HWIO_GENI_S_CMD0_PARAM_BMSK 0xffffff

◆ HWIO_GENI_S_CMD0_PARAM_SHFT

#define HWIO_GENI_S_CMD0_PARAM_SHFT 0x0

◆ HWIO_GENI_S_CMD0_RMSK

#define HWIO_GENI_S_CMD0_RMSK 0xf9ffffff

◆ HWIO_GENI_S_IRQ_CLEAR_ADDR

#define HWIO_GENI_S_IRQ_CLEAR_ADDR ( x ) ((x) + 0x00000048)

◆ HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_BMSK 0x800000

◆ HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_IO_DATA_ASSERT_CLEAR_SHFT 0x17

◆ HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_BMSK 0x400000

◆ HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_IO_DATA_DEASSERT_CLEAR_SHFT 0x16

◆ HWIO_GENI_S_IRQ_CLEAR_OFFS

#define HWIO_GENI_S_IRQ_CLEAR_OFFS (0x00000048)

◆ HWIO_GENI_S_IRQ_CLEAR_OUT

#define HWIO_GENI_S_IRQ_CLEAR_OUT	(		x,
			v ) out_dword(HWIO_GENI_S_IRQ_CLEAR_ADDR(x), v)

508#define HWIO_GENI_S_IRQ_CLEAR_OUT(x, v) \

509 out_dword(HWIO_GENI_S_IRQ_CLEAR_ADDR(x), v)

◆ HWIO_GENI_S_IRQ_CLEAR_RMSK

#define HWIO_GENI_S_IRQ_CLEAR_RMSK 0xfc07f3f

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_BMSK 0x8000000

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_LAST_CLEAR_SHFT 0x1b

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_BMSK 0x1000000

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_RD_ERR_CLEAR_SHFT 0x18

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_BMSK 0x4000000

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WATERMARK_CLEAR_SHFT 0x1a

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_BMSK 0x2000000

◆ HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_RX_FIFO_WR_ERR_CLEAR_SHFT 0x19

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_BMSK 0x20

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_ABORT_CLEAR_SHFT 0x5

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_BMSK 0x10

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_CANCEL_CLEAR_SHFT 0x4

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_BMSK 0x1

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_DONE_CLEAR_SHFT 0x0

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_BMSK 0x8

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_FAILURE_CLEAR_SHFT 0x3

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_BMSK 0x2

◆ HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_CMD_OVERRUN_CLEAR_SHFT 0x1

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_BMSK 0x200

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_0_CLEAR_SHFT 0x9

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_BMSK 0x400

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_1_CLEAR_SHFT 0xa

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_BMSK 0x800

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_2_CLEAR_SHFT 0xb

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_BMSK 0x1000

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_3_CLEAR_SHFT 0xc

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_BMSK 0x2000

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_4_CLEAR_SHFT 0xd

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_BMSK 0x4000

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_IRQ_5_CLEAR_SHFT 0xe

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_BMSK 0x100

◆ HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_GP_SYNC_IRQ_0_CLEAR_SHFT 0x8

◆ HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_BMSK

#define HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_BMSK 0x4

◆ HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_SHFT

#define HWIO_GENI_S_IRQ_CLEAR_S_ILLEGAL_CMD_CLEAR_SHFT 0x2

◆ HWIO_GENI_S_IRQ_ENABLE_ADDR

#define HWIO_GENI_S_IRQ_ENABLE_ADDR ( x ) ((x) + 0x00000044)

◆ HWIO_GENI_S_IRQ_ENABLE_IN

#define HWIO_GENI_S_IRQ_ENABLE_IN ( x ) in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), HWIO_GENI_S_IRQ_ENABLE_RMSK)

458#define HWIO_GENI_S_IRQ_ENABLE_IN(x) \

459 in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), HWIO_GENI_S_IRQ_ENABLE_RMSK)

◆ HWIO_GENI_S_IRQ_ENABLE_INM

#define HWIO_GENI_S_IRQ_ENABLE_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m)

460#define HWIO_GENI_S_IRQ_ENABLE_INM(x, m) \

461 in_dword_masked(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m)

◆ HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_BMSK 0x800000

◆ HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_IO_DATA_ASSERT_EN_SHFT 0x17

◆ HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_BMSK 0x400000

◆ HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_IO_DATA_DEASSERT_EN_SHFT 0x16

◆ HWIO_GENI_S_IRQ_ENABLE_OFFS

#define HWIO_GENI_S_IRQ_ENABLE_OFFS (0x00000044)

◆ HWIO_GENI_S_IRQ_ENABLE_OUT

#define HWIO_GENI_S_IRQ_ENABLE_OUT	(		x,
			v ) out_dword(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), v)

462#define HWIO_GENI_S_IRQ_ENABLE_OUT(x, v) \

463 out_dword(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), v)

◆ HWIO_GENI_S_IRQ_ENABLE_OUTM

#define HWIO_GENI_S_IRQ_ENABLE_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_S_IRQ_ENABLE_IN(x))

464#define HWIO_GENI_S_IRQ_ENABLE_OUTM(x, m, v) \

465 out_dword_masked_ns(HWIO_GENI_S_IRQ_ENABLE_ADDR(x), m, v, HWIO_GENI_S_IRQ_ENABLE_IN(x))

◆ HWIO_GENI_S_IRQ_ENABLE_RMSK

#define HWIO_GENI_S_IRQ_ENABLE_RMSK 0xfc07f3f

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_BMSK 0x8000000

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_LAST_EN_SHFT 0x1b

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_BMSK 0x1000000

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_RD_ERR_EN_SHFT 0x18

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_BMSK 0x4000000

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WATERMARK_EN_SHFT 0x1a

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_BMSK 0x2000000

◆ HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_RX_FIFO_WR_ERR_EN_SHFT 0x19

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_BMSK 0x20

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_ABORT_EN_SHFT 0x5

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_BMSK 0x10

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_CANCEL_EN_SHFT 0x4

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_BMSK 0x1

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_DONE_EN_SHFT 0x0

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_BMSK 0x8

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_FAILURE_EN_SHFT 0x3

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_BMSK 0x2

◆ HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_CMD_OVERRUN_EN_SHFT 0x1

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_BMSK 0x200

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_0_EN_SHFT 0x9

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_BMSK 0x400

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_1_EN_SHFT 0xa

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_BMSK 0x800

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_2_EN_SHFT 0xb

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_BMSK 0x1000

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_3_EN_SHFT 0xc

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_BMSK 0x2000

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_4_EN_SHFT 0xd

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_BMSK 0x4000

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_IRQ_5_EN_SHFT 0xe

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_BMSK 0x100

◆ HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_GP_SYNC_IRQ_0_EN_SHFT 0x8

◆ HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_BMSK

#define HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_BMSK 0x4

◆ HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_SHFT

#define HWIO_GENI_S_IRQ_ENABLE_S_ILLEGAL_CMD_EN_SHFT 0x2

◆ HWIO_GENI_S_IRQ_STATUS_ADDR

#define HWIO_GENI_S_IRQ_STATUS_ADDR ( x ) ((x) + 0x00000040)

◆ HWIO_GENI_S_IRQ_STATUS_IN

#define HWIO_GENI_S_IRQ_STATUS_IN ( x ) in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), HWIO_GENI_S_IRQ_STATUS_RMSK)

412#define HWIO_GENI_S_IRQ_STATUS_IN(x) \

413 in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), HWIO_GENI_S_IRQ_STATUS_RMSK)

◆ HWIO_GENI_S_IRQ_STATUS_INM

#define HWIO_GENI_S_IRQ_STATUS_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), m)

414#define HWIO_GENI_S_IRQ_STATUS_INM(x, m) \

415 in_dword_masked(HWIO_GENI_S_IRQ_STATUS_ADDR(x), m)

◆ HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_BMSK

#define HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_BMSK 0x800000

◆ HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_SHFT

#define HWIO_GENI_S_IRQ_STATUS_IO_DATA_ASSERT_SHFT 0x17

◆ HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_BMSK

#define HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_BMSK 0x400000

◆ HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_SHFT

#define HWIO_GENI_S_IRQ_STATUS_IO_DATA_DEASSERT_SHFT 0x16

◆ HWIO_GENI_S_IRQ_STATUS_OFFS

#define HWIO_GENI_S_IRQ_STATUS_OFFS (0x00000040)

◆ HWIO_GENI_S_IRQ_STATUS_RMSK

#define HWIO_GENI_S_IRQ_STATUS_RMSK 0xfc07f3f

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_BMSK

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_BMSK 0x8000000

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_SHFT

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_SHFT 0x1b

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_BMSK 0x1000000

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_RD_ERR_SHFT 0x18

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK 0x4000000

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_SHFT 0x1a

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_BMSK 0x2000000

◆ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT

#define HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WR_ERR_SHFT 0x19

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_BMSK 0x20

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_ABORT_SHFT 0x5

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_BMSK 0x10

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_CANCEL_SHFT 0x4

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_BMSK 0x1

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_DONE_SHFT 0x0

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_BMSK 0x8

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_FAILURE_SHFT 0x3

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_BMSK 0x2

◆ HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_CMD_OVERRUN_SHFT 0x1

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_BMSK 0x200

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_0_SHFT 0x9

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_BMSK 0x400

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_1_SHFT 0xa

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_BMSK 0x800

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_2_SHFT 0xb

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_BMSK 0x1000

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_3_SHFT 0xc

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_BMSK 0x2000

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_4_SHFT 0xd

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_BMSK 0x4000

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_IRQ_5_SHFT 0xe

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_BMSK 0x100

◆ HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_GP_SYNC_IRQ_0_SHFT 0x8

◆ HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_BMSK

#define HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_BMSK 0x4

◆ HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_SHFT

#define HWIO_GENI_S_IRQ_STATUS_S_ILLEGAL_CMD_SHFT 0x2

◆ HWIO_GENI_SER_M_CLK_CFG_ADDR

#define HWIO_GENI_SER_M_CLK_CFG_ADDR ( x ) ((x) + 0x00000048)

◆ HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_BMSK

#define HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_BMSK 0xfff0

◆ HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_SHFT

#define HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_SHFT 0x4

◆ HWIO_GENI_SER_M_CLK_CFG_IN

#define HWIO_GENI_SER_M_CLK_CFG_IN ( x ) in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), HWIO_GENI_SER_M_CLK_CFG_RMSK)

137#define HWIO_GENI_SER_M_CLK_CFG_IN(x) \

138 in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), HWIO_GENI_SER_M_CLK_CFG_RMSK)

◆ HWIO_GENI_SER_M_CLK_CFG_INM

#define HWIO_GENI_SER_M_CLK_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m)

139#define HWIO_GENI_SER_M_CLK_CFG_INM(x, m) \

140 in_dword_masked(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m)

◆ HWIO_GENI_SER_M_CLK_CFG_OFFS

#define HWIO_GENI_SER_M_CLK_CFG_OFFS (0x00000048)

◆ HWIO_GENI_SER_M_CLK_CFG_OUT

#define HWIO_GENI_SER_M_CLK_CFG_OUT	(		x,
			v ) out_dword(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), v)

141#define HWIO_GENI_SER_M_CLK_CFG_OUT(x, v) \

142 out_dword(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), v)

◆ HWIO_GENI_SER_M_CLK_CFG_OUTM

#define HWIO_GENI_SER_M_CLK_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_M_CLK_CFG_IN(x))

143#define HWIO_GENI_SER_M_CLK_CFG_OUTM(x, m, v) \

144 out_dword_masked_ns(HWIO_GENI_SER_M_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_M_CLK_CFG_IN(x))

◆ HWIO_GENI_SER_M_CLK_CFG_RMSK

#define HWIO_GENI_SER_M_CLK_CFG_RMSK 0xfff1

◆ HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_BMSK

#define HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_BMSK 0x1

◆ HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_SHFT

#define HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_SHFT 0x0

◆ HWIO_GENI_SER_S_CLK_CFG_ADDR

#define HWIO_GENI_SER_S_CLK_CFG_ADDR ( x ) ((x) + 0x0000004c)

◆ HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_BMSK

#define HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_BMSK 0xfff0

◆ HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_SHFT

#define HWIO_GENI_SER_S_CLK_CFG_CLK_DIV_VALUE_SHFT 0x4

◆ HWIO_GENI_SER_S_CLK_CFG_IN

#define HWIO_GENI_SER_S_CLK_CFG_IN ( x ) in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), HWIO_GENI_SER_S_CLK_CFG_RMSK)

153#define HWIO_GENI_SER_S_CLK_CFG_IN(x) \

154 in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), HWIO_GENI_SER_S_CLK_CFG_RMSK)

◆ HWIO_GENI_SER_S_CLK_CFG_INM

#define HWIO_GENI_SER_S_CLK_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m)

155#define HWIO_GENI_SER_S_CLK_CFG_INM(x, m) \

156 in_dword_masked(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m)

◆ HWIO_GENI_SER_S_CLK_CFG_OFFS

#define HWIO_GENI_SER_S_CLK_CFG_OFFS (0x0000004c)

◆ HWIO_GENI_SER_S_CLK_CFG_OUT

#define HWIO_GENI_SER_S_CLK_CFG_OUT	(		x,
			v ) out_dword(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), v)

157#define HWIO_GENI_SER_S_CLK_CFG_OUT(x, v) \

158 out_dword(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), v)

◆ HWIO_GENI_SER_S_CLK_CFG_OUTM

#define HWIO_GENI_SER_S_CLK_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_S_CLK_CFG_IN(x))

159#define HWIO_GENI_SER_S_CLK_CFG_OUTM(x, m, v) \

160 out_dword_masked_ns(HWIO_GENI_SER_S_CLK_CFG_ADDR(x), m, v, HWIO_GENI_SER_S_CLK_CFG_IN(x))

◆ HWIO_GENI_SER_S_CLK_CFG_RMSK

#define HWIO_GENI_SER_S_CLK_CFG_RMSK 0xfff1

◆ HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_BMSK

#define HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_BMSK 0x1

◆ HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_SHFT

#define HWIO_GENI_SER_S_CLK_CFG_SER_CLK_EN_SHFT 0x0

◆ HWIO_GENI_STATUS_ADDR

#define HWIO_GENI_STATUS_ADDR ( x ) ((x) + 0x00000040)

◆ HWIO_GENI_STATUS_IN

#define HWIO_GENI_STATUS_IN ( x ) in_dword_masked(HWIO_GENI_STATUS_ADDR(x), HWIO_GENI_STATUS_RMSK)

115#define HWIO_GENI_STATUS_IN(x) \

116 in_dword_masked(HWIO_GENI_STATUS_ADDR(x), HWIO_GENI_STATUS_RMSK)

◆ HWIO_GENI_STATUS_INM

#define HWIO_GENI_STATUS_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_STATUS_ADDR(x), m)

117#define HWIO_GENI_STATUS_INM(x, m) \

118 in_dword_masked(HWIO_GENI_STATUS_ADDR(x), m)

◆ HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK

#define HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK 0x1

◆ HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_SHFT

#define HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_SHFT 0x0

◆ HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_BMSK

#define HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_BMSK 0x1f0

◆ HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_SHFT

#define HWIO_GENI_STATUS_M_GENI_CMD_FSM_STATE_SHFT 0x4

◆ HWIO_GENI_STATUS_NOT_USED_BITS_1_BMSK

#define HWIO_GENI_STATUS_NOT_USED_BITS_1_BMSK 0xe

◆ HWIO_GENI_STATUS_NOT_USED_BITS_1_SHFT

#define HWIO_GENI_STATUS_NOT_USED_BITS_1_SHFT 0x1

◆ HWIO_GENI_STATUS_NOT_USED_BITS_2_BMSK

#define HWIO_GENI_STATUS_NOT_USED_BITS_2_BMSK 0xe00

◆ HWIO_GENI_STATUS_NOT_USED_BITS_2_SHFT

#define HWIO_GENI_STATUS_NOT_USED_BITS_2_SHFT 0x9

◆ HWIO_GENI_STATUS_NOT_USED_BITS_3_BMSK

#define HWIO_GENI_STATUS_NOT_USED_BITS_3_BMSK 0xe000

◆ HWIO_GENI_STATUS_NOT_USED_BITS_3_SHFT

#define HWIO_GENI_STATUS_NOT_USED_BITS_3_SHFT 0xd

◆ HWIO_GENI_STATUS_OFFS

#define HWIO_GENI_STATUS_OFFS (0x00000040)

◆ HWIO_GENI_STATUS_RMSK

#define HWIO_GENI_STATUS_RMSK 0x1fffff

◆ HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_BMSK

#define HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_BMSK 0x1000

◆ HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_SHFT

#define HWIO_GENI_STATUS_S_GENI_CMD_ACTIVE_SHFT 0xc

◆ HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_BMSK

#define HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_BMSK 0x1f0000

◆ HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_SHFT

#define HWIO_GENI_STATUS_S_GENI_CMD_FSM_STATE_SHFT 0x10

◆ HWIO_GENI_TX_FIFOn_ADDR

#define HWIO_GENI_TX_FIFOn_ADDR	(		base,
			n ) ((base) + 0x00000100 + 0x4 * (n))

◆ HWIO_GENI_TX_FIFOn_MAXn

#define HWIO_GENI_TX_FIFOn_MAXn 15

◆ HWIO_GENI_TX_FIFOn_OFFS

#define HWIO_GENI_TX_FIFOn_OFFS	(		base,
			n ) (0x00000100 + 0x4 * (n))

◆ HWIO_GENI_TX_FIFOn_OUTI

#define HWIO_GENI_TX_FIFOn_OUTI	(	base,
		n,
		val ) out_dword(HWIO_GENI_TX_FIFOn_ADDR(base, n), val)

553#define HWIO_GENI_TX_FIFOn_OUTI(base, n, val) \

554 out_dword(HWIO_GENI_TX_FIFOn_ADDR(base, n), val)

◆ HWIO_GENI_TX_FIFOn_RMSK

#define HWIO_GENI_TX_FIFOn_RMSK 0xffffffff

◆ HWIO_GENI_TX_FIFOn_TX_DATA_BMSK

#define HWIO_GENI_TX_FIFOn_TX_DATA_BMSK 0xffffffff

◆ HWIO_GENI_TX_FIFOn_TX_DATA_SHFT

#define HWIO_GENI_TX_FIFOn_TX_DATA_SHFT 0x0

◆ HWIO_GENI_TX_WATERMARK_REG_ADDR

#define HWIO_GENI_TX_WATERMARK_REG_ADDR ( x ) ((x) + 0x0000020c)

◆ HWIO_GENI_TX_WATERMARK_REG_IN

#define HWIO_GENI_TX_WATERMARK_REG_IN ( x ) in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), HWIO_GENI_TX_WATERMARK_REG_RMSK)

588#define HWIO_GENI_TX_WATERMARK_REG_IN(x) \

589 in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), HWIO_GENI_TX_WATERMARK_REG_RMSK)

◆ HWIO_GENI_TX_WATERMARK_REG_INM

#define HWIO_GENI_TX_WATERMARK_REG_INM	(		x,
			m ) in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m)

590#define HWIO_GENI_TX_WATERMARK_REG_INM(x, m) \

591 in_dword_masked(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m)

◆ HWIO_GENI_TX_WATERMARK_REG_OFFS

#define HWIO_GENI_TX_WATERMARK_REG_OFFS (0x0000020c)

◆ HWIO_GENI_TX_WATERMARK_REG_OUT

#define HWIO_GENI_TX_WATERMARK_REG_OUT	(		x,
			v ) out_dword(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), v)

592#define HWIO_GENI_TX_WATERMARK_REG_OUT(x, v) \

593 out_dword(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), v)

◆ HWIO_GENI_TX_WATERMARK_REG_OUTM

#define HWIO_GENI_TX_WATERMARK_REG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_TX_WATERMARK_REG_IN(x))

594#define HWIO_GENI_TX_WATERMARK_REG_OUTM(x, m, v) \

595 out_dword_masked_ns(HWIO_GENI_TX_WATERMARK_REG_ADDR(x), m, v, HWIO_GENI_TX_WATERMARK_REG_IN(x))

◆ HWIO_GENI_TX_WATERMARK_REG_RMSK

#define HWIO_GENI_TX_WATERMARK_REG_RMSK 0x3f

◆ HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_BMSK

#define HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_BMSK 0x3f

◆ HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_SHFT

#define HWIO_GENI_TX_WATERMARK_REG_TX_WATERMARK_SHFT 0x0

◆ HWIO_QUPV3_SE_AHB_M_CFG_ADDR

#define HWIO_QUPV3_SE_AHB_M_CFG_ADDR ( x ) ((x) + 0x00000118)

◆ HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_BMSK

#define HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_BMSK 0x1

◆ HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_SHFT

#define HWIO_QUPV3_SE_AHB_M_CFG_AHB_M_CLK_CGC_ON_SHFT 0x0

◆ HWIO_QUPV3_SE_AHB_M_CFG_IN

#define HWIO_QUPV3_SE_AHB_M_CFG_IN ( x ) in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), HWIO_QUPV3_SE_AHB_M_CFG_RMSK)

909#define HWIO_QUPV3_SE_AHB_M_CFG_IN(x) \

910 in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), HWIO_QUPV3_SE_AHB_M_CFG_RMSK)

◆ HWIO_QUPV3_SE_AHB_M_CFG_INM

#define HWIO_QUPV3_SE_AHB_M_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m)

911#define HWIO_QUPV3_SE_AHB_M_CFG_INM(x, m) \

912 in_dword_masked(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m)

◆ HWIO_QUPV3_SE_AHB_M_CFG_OFFS

#define HWIO_QUPV3_SE_AHB_M_CFG_OFFS (0x00000118)

◆ HWIO_QUPV3_SE_AHB_M_CFG_OUT

#define HWIO_QUPV3_SE_AHB_M_CFG_OUT	(		x,
			v ) out_dword(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), v)

913#define HWIO_QUPV3_SE_AHB_M_CFG_OUT(x, v) \

914 out_dword(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), v)

◆ HWIO_QUPV3_SE_AHB_M_CFG_OUTM

#define HWIO_QUPV3_SE_AHB_M_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m, v, HWIO_QUPV3_SE_AHB_M_CFG_IN(x))

915#define HWIO_QUPV3_SE_AHB_M_CFG_OUTM(x, m, v) \

916 out_dword_masked_ns(HWIO_QUPV3_SE_AHB_M_CFG_ADDR(x), m, v, HWIO_QUPV3_SE_AHB_M_CFG_IN(x))

◆ HWIO_QUPV3_SE_AHB_M_CFG_RMSK

#define HWIO_QUPV3_SE_AHB_M_CFG_RMSK 0x1

◆ HWIO_SE_GSI_EVENT_EN_ADDR

#define HWIO_SE_GSI_EVENT_EN_ADDR ( x ) ((x) + 0x00000218)

◆ HWIO_SE_GSI_EVENT_EN_DMA_RX_EVENT_EN_BMSK

#define HWIO_SE_GSI_EVENT_EN_DMA_RX_EVENT_EN_BMSK 0x1

◆ HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_BMSK

#define HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_BMSK 0x2

◆ HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_SHFT

#define HWIO_SE_GSI_EVENT_EN_DMA_TX_EVENT_EN_SHFT 0x1

◆ HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_BMSK

#define HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_BMSK 0x4

◆ HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_SHFT

#define HWIO_SE_GSI_EVENT_EN_GENI_M_EVENT_EN_SHFT 0x2

◆ HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_BMSK

#define HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_BMSK 0x8

◆ HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_SHFT

#define HWIO_SE_GSI_EVENT_EN_GENI_S_EVENT_EN_SHFT 0x3

◆ HWIO_SE_GSI_EVENT_EN_IN

#define HWIO_SE_GSI_EVENT_EN_IN ( x ) in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), HWIO_SE_GSI_EVENT_EN_RMSK)

890#define HWIO_SE_GSI_EVENT_EN_IN(x) \

891 in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), HWIO_SE_GSI_EVENT_EN_RMSK)

◆ HWIO_SE_GSI_EVENT_EN_INM

#define HWIO_SE_GSI_EVENT_EN_INM	(		x,
			m ) in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), m)

892#define HWIO_SE_GSI_EVENT_EN_INM(x, m) \

893 in_dword_masked(HWIO_SE_GSI_EVENT_EN_ADDR(x), m)

◆ HWIO_SE_GSI_EVENT_EN_OFFS

#define HWIO_SE_GSI_EVENT_EN_OFFS (0x00000218)

◆ HWIO_SE_GSI_EVENT_EN_OUT

#define HWIO_SE_GSI_EVENT_EN_OUT	(		x,
			v ) out_dword(HWIO_SE_GSI_EVENT_EN_ADDR(x), v)

894#define HWIO_SE_GSI_EVENT_EN_OUT(x, v) \

895 out_dword(HWIO_SE_GSI_EVENT_EN_ADDR(x), v)

◆ HWIO_SE_GSI_EVENT_EN_OUTM

#define HWIO_SE_GSI_EVENT_EN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_SE_GSI_EVENT_EN_ADDR(x), m, v, HWIO_SE_GSI_EVENT_EN_IN(x))

896#define HWIO_SE_GSI_EVENT_EN_OUTM(x, m, v) \

897 out_dword_masked_ns(HWIO_SE_GSI_EVENT_EN_ADDR(x), m, v, HWIO_SE_GSI_EVENT_EN_IN(x))

◆ HWIO_SE_GSI_EVENT_EN_RMSK

#define HWIO_SE_GSI_EVENT_EN_RMSK 0xf

◆ HWIO_SE_HW_PARAM_0_ADDR

#define HWIO_SE_HW_PARAM_0_ADDR ( x ) ((x) + 0x00000224)

◆ HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_BMSK

#define HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_BMSK 0x3f

◆ HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_SHFT

#define HWIO_SE_HW_PARAM_0_AHB_M_ADDR_W_SHFT 0x0

◆ HWIO_SE_HW_PARAM_0_GEN_I3C_BMSK

#define HWIO_SE_HW_PARAM_0_GEN_I3C_BMSK 0x100

◆ HWIO_SE_HW_PARAM_0_GEN_I3C_SHFT

#define HWIO_SE_HW_PARAM_0_GEN_I3C_SHFT 0x8

◆ HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_BMSK

#define HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_BMSK 0x80

◆ HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_SHFT

#define HWIO_SE_HW_PARAM_0_GEN_PROG_ROM_SHFT 0x7

◆ HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_BMSK

#define HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_BMSK 0x40

◆ HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_SHFT

#define HWIO_SE_HW_PARAM_0_GEN_SCND_SEQUENCER_SHFT 0x6

◆ HWIO_SE_HW_PARAM_0_IN

#define HWIO_SE_HW_PARAM_0_IN ( x ) in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), HWIO_SE_HW_PARAM_0_RMSK)

822#define HWIO_SE_HW_PARAM_0_IN(x) \

823 in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), HWIO_SE_HW_PARAM_0_RMSK)

◆ HWIO_SE_HW_PARAM_0_INM

#define HWIO_SE_HW_PARAM_0_INM	(		x,
			m ) in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), m)

824#define HWIO_SE_HW_PARAM_0_INM(x, m) \

825 in_dword_masked(HWIO_SE_HW_PARAM_0_ADDR(x), m)

◆ HWIO_SE_HW_PARAM_0_OFFS

#define HWIO_SE_HW_PARAM_0_OFFS (0x00000224)

◆ HWIO_SE_HW_PARAM_0_RMSK

#define HWIO_SE_HW_PARAM_0_RMSK 0x3f3f79ff

◆ HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_BMSK

#define HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_BMSK 0x7000

◆ HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_SHFT

#define HWIO_SE_HW_PARAM_0_TX_ASYNC_FIFO_DEPTH_SHFT 0xc

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_BMSK

#define HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_BMSK 0x3f0000

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_SHFT

#define HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_SHFT 0x10

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_EN_BMSK

#define HWIO_SE_HW_PARAM_0_TX_FIFO_EN_BMSK 0x800

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_EN_SHFT

#define HWIO_SE_HW_PARAM_0_TX_FIFO_EN_SHFT 0xb

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_BMSK

#define HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_BMSK 0x3f000000

◆ HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_SHFT

#define HWIO_SE_HW_PARAM_0_TX_FIFO_WIDTH_SHFT 0x18

◆ HWIO_SE_HW_PARAM_1_ADDR

#define HWIO_SE_HW_PARAM_1_ADDR ( x ) ((x) + 0x00000228)

◆ HWIO_SE_HW_PARAM_1_IN

#define HWIO_SE_HW_PARAM_1_IN ( x ) in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), HWIO_SE_HW_PARAM_1_RMSK)

846#define HWIO_SE_HW_PARAM_1_IN(x) \

847 in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), HWIO_SE_HW_PARAM_1_RMSK)

◆ HWIO_SE_HW_PARAM_1_INM

#define HWIO_SE_HW_PARAM_1_INM	(		x,
			m ) in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), m)

848#define HWIO_SE_HW_PARAM_1_INM(x, m) \

849 in_dword_masked(HWIO_SE_HW_PARAM_1_ADDR(x), m)

◆ HWIO_SE_HW_PARAM_1_OFFS

#define HWIO_SE_HW_PARAM_1_OFFS (0x00000228)

◆ HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_BMSK

#define HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_BMSK 0x600

◆ HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_SHFT

#define HWIO_SE_HW_PARAM_1_PROG_RAM_MEM_TYPE_SHFT 0x9

◆ HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_BMSK

#define HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_BMSK 0x1ff

◆ HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_SHFT

#define HWIO_SE_HW_PARAM_1_PROG_REG_ARRAY_DEPTH_SHFT 0x0

◆ HWIO_SE_HW_PARAM_1_RMSK

#define HWIO_SE_HW_PARAM_1_RMSK 0x3f3f7fff

◆ HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_BMSK

#define HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_BMSK 0x7000

◆ HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_SHFT

#define HWIO_SE_HW_PARAM_1_RX_ASYNC_FIFO_DEPTH_SHFT 0xc

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_BMSK

#define HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_BMSK 0x3f0000

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_SHFT

#define HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_SHFT 0x10

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_EN_BMSK

#define HWIO_SE_HW_PARAM_1_RX_FIFO_EN_BMSK 0x800

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_EN_SHFT

#define HWIO_SE_HW_PARAM_1_RX_FIFO_EN_SHFT 0xb

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_BMSK

#define HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_BMSK 0x3f000000

◆ HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_SHFT

#define HWIO_SE_HW_PARAM_1_RX_FIFO_WIDTH_SHFT 0x18

◆ HWIO_SE_IRQ_EN_ADDR

#define HWIO_SE_IRQ_EN_ADDR ( x ) ((x) + 0x0000021c)

◆ HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_BMSK

#define HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_BMSK 0x1

◆ HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_SHFT

#define HWIO_SE_IRQ_EN_DMA_RX_IRQ_EN_SHFT 0x0

◆ HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_BMSK

#define HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_BMSK 0x2

◆ HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_SHFT

#define HWIO_SE_IRQ_EN_DMA_TX_IRQ_EN_SHFT 0x1

◆ HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_BMSK

#define HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_BMSK 0x4

◆ HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_SHFT

#define HWIO_SE_IRQ_EN_GENI_M_IRQ_EN_SHFT 0x2

◆ HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_BMSK

#define HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_BMSK 0x8

◆ HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_SHFT

#define HWIO_SE_IRQ_EN_GENI_S_IRQ_EN_SHFT 0x3

◆ HWIO_SE_IRQ_EN_IN

#define HWIO_SE_IRQ_EN_IN ( x ) in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), HWIO_SE_IRQ_EN_RMSK)

802#define HWIO_SE_IRQ_EN_IN(x) \

803 in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), HWIO_SE_IRQ_EN_RMSK)

◆ HWIO_SE_IRQ_EN_INM

#define HWIO_SE_IRQ_EN_INM	(		x,
			m ) in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), m)

804#define HWIO_SE_IRQ_EN_INM(x, m) \

805 in_dword_masked(HWIO_SE_IRQ_EN_ADDR(x), m)

◆ HWIO_SE_IRQ_EN_OFFS

#define HWIO_SE_IRQ_EN_OFFS (0x0000021c)

◆ HWIO_SE_IRQ_EN_OUT

#define HWIO_SE_IRQ_EN_OUT	(		x,
			v ) out_dword(HWIO_SE_IRQ_EN_ADDR(x), v)

806#define HWIO_SE_IRQ_EN_OUT(x, v) \

807 out_dword(HWIO_SE_IRQ_EN_ADDR(x), v)

◆ HWIO_SE_IRQ_EN_OUTM

#define HWIO_SE_IRQ_EN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_SE_IRQ_EN_ADDR(x), m, v, HWIO_SE_IRQ_EN_IN(x))

808#define HWIO_SE_IRQ_EN_OUTM(x, m, v) \

809 out_dword_masked_ns(HWIO_SE_IRQ_EN_ADDR(x), m, v, HWIO_SE_IRQ_EN_IN(x))

◆ HWIO_SE_IRQ_EN_RMSK

#define HWIO_SE_IRQ_EN_RMSK 0xf

◆ HWIO_UART_RX_PARITY_CFG_ADDR

#define HWIO_UART_RX_PARITY_CFG_ADDR ( x ) ((x) + 0x000001a8)

◆ HWIO_UART_RX_PARITY_CFG_IN

#define HWIO_UART_RX_PARITY_CFG_IN ( x ) in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), HWIO_UART_RX_PARITY_CFG_RMSK)

768#define HWIO_UART_RX_PARITY_CFG_IN(x) \

769 in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), HWIO_UART_RX_PARITY_CFG_RMSK)

◆ HWIO_UART_RX_PARITY_CFG_INM

#define HWIO_UART_RX_PARITY_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), m)

770#define HWIO_UART_RX_PARITY_CFG_INM(x, m) \

771 in_dword_masked(HWIO_UART_RX_PARITY_CFG_ADDR(x), m)

◆ HWIO_UART_RX_PARITY_CFG_OFFS

#define HWIO_UART_RX_PARITY_CFG_OFFS (0x000001a8)

◆ HWIO_UART_RX_PARITY_CFG_OUT

#define HWIO_UART_RX_PARITY_CFG_OUT	(		x,
			v ) out_dword(HWIO_UART_RX_PARITY_CFG_ADDR(x), v)

772#define HWIO_UART_RX_PARITY_CFG_OUT(x, v) \

773 out_dword(HWIO_UART_RX_PARITY_CFG_ADDR(x), v)

◆ HWIO_UART_RX_PARITY_CFG_OUTM

#define HWIO_UART_RX_PARITY_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_RX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_RX_PARITY_CFG_IN(x))

774#define HWIO_UART_RX_PARITY_CFG_OUTM(x, m, v) \

775 out_dword_masked_ns(HWIO_UART_RX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_RX_PARITY_CFG_IN(x))

◆ HWIO_UART_RX_PARITY_CFG_RMSK

#define HWIO_UART_RX_PARITY_CFG_RMSK 0x1f

◆ HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_BMSK

#define HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_BMSK 0x1

◆ HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_SHFT

#define HWIO_UART_RX_PARITY_CFG_RX_PAR_CALC_EN_SHFT 0x0

◆ HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_BMSK

#define HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_BMSK 0x6

◆ HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_SHFT

#define HWIO_UART_RX_PARITY_CFG_RX_PAR_MODE_SHFT 0x1

◆ HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK

#define HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK 0x8

◆ HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT

#define HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT 0x3

◆ HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK

#define HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK 0x10

◆ HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT

#define HWIO_UART_RX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT 0x4

◆ HWIO_UART_RX_STALE_CNT_ADDR

#define HWIO_UART_RX_STALE_CNT_ADDR ( x ) ((x) + 0x00000194)

◆ HWIO_UART_RX_STALE_CNT_IN

#define HWIO_UART_RX_STALE_CNT_IN ( x ) in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), HWIO_UART_RX_STALE_CNT_RMSK)

734#define HWIO_UART_RX_STALE_CNT_IN(x) \

735 in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), HWIO_UART_RX_STALE_CNT_RMSK)

◆ HWIO_UART_RX_STALE_CNT_INM

#define HWIO_UART_RX_STALE_CNT_INM	(		x,
			m ) in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), m)

736#define HWIO_UART_RX_STALE_CNT_INM(x, m) \

737 in_dword_masked(HWIO_UART_RX_STALE_CNT_ADDR(x), m)

◆ HWIO_UART_RX_STALE_CNT_OFFS

#define HWIO_UART_RX_STALE_CNT_OFFS (0x00000194)

◆ HWIO_UART_RX_STALE_CNT_OUT

#define HWIO_UART_RX_STALE_CNT_OUT	(		x,
			v ) out_dword(HWIO_UART_RX_STALE_CNT_ADDR(x), v)

738#define HWIO_UART_RX_STALE_CNT_OUT(x, v) \

739 out_dword(HWIO_UART_RX_STALE_CNT_ADDR(x), v)

◆ HWIO_UART_RX_STALE_CNT_OUTM

#define HWIO_UART_RX_STALE_CNT_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_RX_STALE_CNT_ADDR(x), m, v, HWIO_UART_RX_STALE_CNT_IN(x))

740#define HWIO_UART_RX_STALE_CNT_OUTM(x, m, v) \

741 out_dword_masked_ns(HWIO_UART_RX_STALE_CNT_ADDR(x), m, v, HWIO_UART_RX_STALE_CNT_IN(x))

◆ HWIO_UART_RX_STALE_CNT_RMSK

#define HWIO_UART_RX_STALE_CNT_RMSK 0xffffff

◆ HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_BMSK

#define HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_BMSK 0xffffff

◆ HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_SHFT

#define HWIO_UART_RX_STALE_CNT_UART_RX_STALE_CNT_SHFT 0x0

◆ HWIO_UART_RX_TRANS_CFG_ADDR

#define HWIO_UART_RX_TRANS_CFG_ADDR ( x ) ((x) + 0x00000180)

◆ HWIO_UART_RX_TRANS_CFG_IN

#define HWIO_UART_RX_TRANS_CFG_IN ( x ) in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), HWIO_UART_RX_TRANS_CFG_RMSK)

696#define HWIO_UART_RX_TRANS_CFG_IN(x) \

697 in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), HWIO_UART_RX_TRANS_CFG_RMSK)

◆ HWIO_UART_RX_TRANS_CFG_INM

#define HWIO_UART_RX_TRANS_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), m)

698#define HWIO_UART_RX_TRANS_CFG_INM(x, m) \

699 in_dword_masked(HWIO_UART_RX_TRANS_CFG_ADDR(x), m)

◆ HWIO_UART_RX_TRANS_CFG_OFFS

#define HWIO_UART_RX_TRANS_CFG_OFFS (0x00000180)

◆ HWIO_UART_RX_TRANS_CFG_OUT

#define HWIO_UART_RX_TRANS_CFG_OUT	(		x,
			v ) out_dword(HWIO_UART_RX_TRANS_CFG_ADDR(x), v)

700#define HWIO_UART_RX_TRANS_CFG_OUT(x, v) \

701 out_dword(HWIO_UART_RX_TRANS_CFG_ADDR(x), v)

◆ HWIO_UART_RX_TRANS_CFG_OUTM

#define HWIO_UART_RX_TRANS_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_RX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_RX_TRANS_CFG_IN(x))

702#define HWIO_UART_RX_TRANS_CFG_OUTM(x, m, v) \

703 out_dword_masked_ns(HWIO_UART_RX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_RX_TRANS_CFG_IN(x))

◆ HWIO_UART_RX_TRANS_CFG_RMSK

#define HWIO_UART_RX_TRANS_CFG_RMSK 0x3f

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_BMSK 0x1

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG0_SHFT 0x0

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK 0x2

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT 0x1

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK 0x10

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT 0x4

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK 0x20

◆ HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT 0x5

◆ HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_BMSK 0x8

◆ HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_PARITY_EN_SHFT 0x3

◆ HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_BMSK

#define HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_BMSK 0x4

◆ HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_SHFT

#define HWIO_UART_RX_TRANS_CFG_UART_RX_INSERT_STATUS_BIT_SHFT 0x2

◆ HWIO_UART_RX_WORD_LEN_ADDR

#define HWIO_UART_RX_WORD_LEN_ADDR ( x ) ((x) + 0x0000018c)

◆ HWIO_UART_RX_WORD_LEN_IN

#define HWIO_UART_RX_WORD_LEN_IN ( x ) in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), HWIO_UART_RX_WORD_LEN_RMSK)

720#define HWIO_UART_RX_WORD_LEN_IN(x) \

721 in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), HWIO_UART_RX_WORD_LEN_RMSK)

◆ HWIO_UART_RX_WORD_LEN_INM

#define HWIO_UART_RX_WORD_LEN_INM	(		x,
			m ) in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), m)

722#define HWIO_UART_RX_WORD_LEN_INM(x, m) \

723 in_dword_masked(HWIO_UART_RX_WORD_LEN_ADDR(x), m)

◆ HWIO_UART_RX_WORD_LEN_OFFS

#define HWIO_UART_RX_WORD_LEN_OFFS (0x0000018c)

◆ HWIO_UART_RX_WORD_LEN_OUT

#define HWIO_UART_RX_WORD_LEN_OUT	(		x,
			v ) out_dword(HWIO_UART_RX_WORD_LEN_ADDR(x), v)

724#define HWIO_UART_RX_WORD_LEN_OUT(x, v) \

725 out_dword(HWIO_UART_RX_WORD_LEN_ADDR(x), v)

◆ HWIO_UART_RX_WORD_LEN_OUTM

#define HWIO_UART_RX_WORD_LEN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_RX_WORD_LEN_ADDR(x), m, v, HWIO_UART_RX_WORD_LEN_IN(x))

726#define HWIO_UART_RX_WORD_LEN_OUTM(x, m, v) \

727 out_dword_masked_ns(HWIO_UART_RX_WORD_LEN_ADDR(x), m, v, HWIO_UART_RX_WORD_LEN_IN(x))

◆ HWIO_UART_RX_WORD_LEN_RMSK

#define HWIO_UART_RX_WORD_LEN_RMSK 0x3ff

◆ HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_BMSK

#define HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_BMSK 0x3ff

◆ HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_SHFT

#define HWIO_UART_RX_WORD_LEN_UART_RX_WORD_LEN_SHFT 0x0

◆ HWIO_UART_TX_PARITY_CFG_ADDR

#define HWIO_UART_TX_PARITY_CFG_ADDR ( x ) ((x) + 0x000001a4)

◆ HWIO_UART_TX_PARITY_CFG_IN

#define HWIO_UART_TX_PARITY_CFG_IN ( x ) in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), HWIO_UART_TX_PARITY_CFG_RMSK)

748#define HWIO_UART_TX_PARITY_CFG_IN(x) \

749 in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), HWIO_UART_TX_PARITY_CFG_RMSK)

◆ HWIO_UART_TX_PARITY_CFG_INM

#define HWIO_UART_TX_PARITY_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), m)

750#define HWIO_UART_TX_PARITY_CFG_INM(x, m) \

751 in_dword_masked(HWIO_UART_TX_PARITY_CFG_ADDR(x), m)

◆ HWIO_UART_TX_PARITY_CFG_OFFS

#define HWIO_UART_TX_PARITY_CFG_OFFS (0x000001a4)

◆ HWIO_UART_TX_PARITY_CFG_OUT

#define HWIO_UART_TX_PARITY_CFG_OUT	(		x,
			v ) out_dword(HWIO_UART_TX_PARITY_CFG_ADDR(x), v)

752#define HWIO_UART_TX_PARITY_CFG_OUT(x, v) \

753 out_dword(HWIO_UART_TX_PARITY_CFG_ADDR(x), v)

◆ HWIO_UART_TX_PARITY_CFG_OUTM

#define HWIO_UART_TX_PARITY_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_TX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_TX_PARITY_CFG_IN(x))

754#define HWIO_UART_TX_PARITY_CFG_OUTM(x, m, v) \

755 out_dword_masked_ns(HWIO_UART_TX_PARITY_CFG_ADDR(x), m, v, HWIO_UART_TX_PARITY_CFG_IN(x))

◆ HWIO_UART_TX_PARITY_CFG_RMSK

#define HWIO_UART_TX_PARITY_CFG_RMSK 0x1f

◆ HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_BMSK

#define HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_BMSK 0x1

◆ HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_SHFT

#define HWIO_UART_TX_PARITY_CFG_TX_PAR_CALC_EN_SHFT 0x0

◆ HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_BMSK

#define HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_BMSK 0x6

◆ HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_SHFT

#define HWIO_UART_TX_PARITY_CFG_TX_PAR_MODE_SHFT 0x1

◆ HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK

#define HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_BMSK 0x8

◆ HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT

#define HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG0_SHFT 0x3

◆ HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK

#define HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_BMSK 0x10

◆ HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT

#define HWIO_UART_TX_PARITY_CFG_UART_NOT_USED_CFG1_SHFT 0x4

◆ HWIO_UART_TX_STOP_BIT_LEN_ADDR

#define HWIO_UART_TX_STOP_BIT_LEN_ADDR ( x ) ((x) + 0x0000016c)

◆ HWIO_UART_TX_STOP_BIT_LEN_IN

#define HWIO_UART_TX_STOP_BIT_LEN_IN ( x ) in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), HWIO_UART_TX_STOP_BIT_LEN_RMSK)

668#define HWIO_UART_TX_STOP_BIT_LEN_IN(x) \

669 in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), HWIO_UART_TX_STOP_BIT_LEN_RMSK)

◆ HWIO_UART_TX_STOP_BIT_LEN_INM

#define HWIO_UART_TX_STOP_BIT_LEN_INM	(		x,
			m ) in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m)

670#define HWIO_UART_TX_STOP_BIT_LEN_INM(x, m) \

671 in_dword_masked(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m)

◆ HWIO_UART_TX_STOP_BIT_LEN_OFFS

#define HWIO_UART_TX_STOP_BIT_LEN_OFFS (0x0000016c)

◆ HWIO_UART_TX_STOP_BIT_LEN_OUT

#define HWIO_UART_TX_STOP_BIT_LEN_OUT	(		x,
			v ) out_dword(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), v)

672#define HWIO_UART_TX_STOP_BIT_LEN_OUT(x, v) \

673 out_dword(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), v)

◆ HWIO_UART_TX_STOP_BIT_LEN_OUTM

#define HWIO_UART_TX_STOP_BIT_LEN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m, v, HWIO_UART_TX_STOP_BIT_LEN_IN(x))

674#define HWIO_UART_TX_STOP_BIT_LEN_OUTM(x, m, v) \

675 out_dword_masked_ns(HWIO_UART_TX_STOP_BIT_LEN_ADDR(x), m, v, HWIO_UART_TX_STOP_BIT_LEN_IN(x))

◆ HWIO_UART_TX_STOP_BIT_LEN_RMSK

#define HWIO_UART_TX_STOP_BIT_LEN_RMSK 0xffffff

◆ HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_BMSK

#define HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_BMSK 0xffffff

◆ HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_SHFT

#define HWIO_UART_TX_STOP_BIT_LEN_UART_TX_STOP_BIT_LEN_SHFT 0x0

◆ HWIO_UART_TX_TRANS_CFG_ADDR

#define HWIO_UART_TX_TRANS_CFG_ADDR ( x ) ((x) + 0x0000015c)

◆ HWIO_UART_TX_TRANS_CFG_IN

#define HWIO_UART_TX_TRANS_CFG_IN ( x ) in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), HWIO_UART_TX_TRANS_CFG_RMSK)

630#define HWIO_UART_TX_TRANS_CFG_IN(x) \

631 in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), HWIO_UART_TX_TRANS_CFG_RMSK)

◆ HWIO_UART_TX_TRANS_CFG_INM

#define HWIO_UART_TX_TRANS_CFG_INM	(		x,
			m ) in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), m)

632#define HWIO_UART_TX_TRANS_CFG_INM(x, m) \

633 in_dword_masked(HWIO_UART_TX_TRANS_CFG_ADDR(x), m)

◆ HWIO_UART_TX_TRANS_CFG_OFFS

#define HWIO_UART_TX_TRANS_CFG_OFFS (0x0000015c)

◆ HWIO_UART_TX_TRANS_CFG_OUT

#define HWIO_UART_TX_TRANS_CFG_OUT	(		x,
			v ) out_dword(HWIO_UART_TX_TRANS_CFG_ADDR(x), v)

634#define HWIO_UART_TX_TRANS_CFG_OUT(x, v) \

635 out_dword(HWIO_UART_TX_TRANS_CFG_ADDR(x), v)

◆ HWIO_UART_TX_TRANS_CFG_OUTM

#define HWIO_UART_TX_TRANS_CFG_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_TX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_TX_TRANS_CFG_IN(x))

636#define HWIO_UART_TX_TRANS_CFG_OUTM(x, m, v) \

637 out_dword_masked_ns(HWIO_UART_TX_TRANS_CFG_ADDR(x), m, v, HWIO_UART_TX_TRANS_CFG_IN(x))

◆ HWIO_UART_TX_TRANS_CFG_RMSK

#define HWIO_UART_TX_TRANS_CFG_RMSK 0x3f

◆ HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_BMSK 0x2

◆ HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_CTS_MASK_SHFT 0x1

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_BMSK 0x8

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG1_SHFT 0x3

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_BMSK 0x10

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG2_SHFT 0x4

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_BMSK 0x20

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG3_SHFT 0x5

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_BMSK 0x4

◆ HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_NOT_USED_CFG_SHFT 0x2

◆ HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_BMSK

#define HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_BMSK 0x1

◆ HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_SHFT

#define HWIO_UART_TX_TRANS_CFG_UART_PARITY_EN_SHFT 0x0

◆ HWIO_UART_TX_TRANS_LEN_ADDR

#define HWIO_UART_TX_TRANS_LEN_ADDR ( x ) ((x) + 0x00000170)

◆ HWIO_UART_TX_TRANS_LEN_IN

#define HWIO_UART_TX_TRANS_LEN_IN ( x ) in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), HWIO_UART_TX_TRANS_LEN_RMSK)

682#define HWIO_UART_TX_TRANS_LEN_IN(x) \

683 in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), HWIO_UART_TX_TRANS_LEN_RMSK)

◆ HWIO_UART_TX_TRANS_LEN_INM

#define HWIO_UART_TX_TRANS_LEN_INM	(		x,
			m ) in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), m)

684#define HWIO_UART_TX_TRANS_LEN_INM(x, m) \

685 in_dword_masked(HWIO_UART_TX_TRANS_LEN_ADDR(x), m)

◆ HWIO_UART_TX_TRANS_LEN_OFFS

#define HWIO_UART_TX_TRANS_LEN_OFFS (0x00000170)

◆ HWIO_UART_TX_TRANS_LEN_OUT

#define HWIO_UART_TX_TRANS_LEN_OUT	(		x,
			v ) out_dword(HWIO_UART_TX_TRANS_LEN_ADDR(x), v)

686#define HWIO_UART_TX_TRANS_LEN_OUT(x, v) \

687 out_dword(HWIO_UART_TX_TRANS_LEN_ADDR(x), v)

◆ HWIO_UART_TX_TRANS_LEN_OUTM

#define HWIO_UART_TX_TRANS_LEN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_TX_TRANS_LEN_ADDR(x), m, v, HWIO_UART_TX_TRANS_LEN_IN(x))

688#define HWIO_UART_TX_TRANS_LEN_OUTM(x, m, v) \

689 out_dword_masked_ns(HWIO_UART_TX_TRANS_LEN_ADDR(x), m, v, HWIO_UART_TX_TRANS_LEN_IN(x))

◆ HWIO_UART_TX_TRANS_LEN_RMSK

#define HWIO_UART_TX_TRANS_LEN_RMSK 0xffffff

◆ HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_BMSK

#define HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_BMSK 0xffffff

◆ HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_SHFT

#define HWIO_UART_TX_TRANS_LEN_UART_TX_TRANS_LEN_SHFT 0x0

◆ HWIO_UART_TX_WORD_LEN_ADDR

#define HWIO_UART_TX_WORD_LEN_ADDR ( x ) ((x) + 0x00000168)

◆ HWIO_UART_TX_WORD_LEN_IN

#define HWIO_UART_TX_WORD_LEN_IN ( x ) in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), HWIO_UART_TX_WORD_LEN_RMSK)

654#define HWIO_UART_TX_WORD_LEN_IN(x) \

655 in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), HWIO_UART_TX_WORD_LEN_RMSK)

◆ HWIO_UART_TX_WORD_LEN_INM

#define HWIO_UART_TX_WORD_LEN_INM	(		x,
			m ) in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), m)

656#define HWIO_UART_TX_WORD_LEN_INM(x, m) \

657 in_dword_masked(HWIO_UART_TX_WORD_LEN_ADDR(x), m)

◆ HWIO_UART_TX_WORD_LEN_OFFS

#define HWIO_UART_TX_WORD_LEN_OFFS (0x00000168)

◆ HWIO_UART_TX_WORD_LEN_OUT

#define HWIO_UART_TX_WORD_LEN_OUT	(		x,
			v ) out_dword(HWIO_UART_TX_WORD_LEN_ADDR(x), v)

658#define HWIO_UART_TX_WORD_LEN_OUT(x, v) \

659 out_dword(HWIO_UART_TX_WORD_LEN_ADDR(x), v)

◆ HWIO_UART_TX_WORD_LEN_OUTM

#define HWIO_UART_TX_WORD_LEN_OUTM	(	x,
		m,
		v ) out_dword_masked_ns(HWIO_UART_TX_WORD_LEN_ADDR(x), m, v, HWIO_UART_TX_WORD_LEN_IN(x))

660#define HWIO_UART_TX_WORD_LEN_OUTM(x, m, v) \

661 out_dword_masked_ns(HWIO_UART_TX_WORD_LEN_ADDR(x), m, v, HWIO_UART_TX_WORD_LEN_IN(x))

◆ HWIO_UART_TX_WORD_LEN_RMSK

#define HWIO_UART_TX_WORD_LEN_RMSK 0x3ff

◆ HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_BMSK

#define HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_BMSK 0x3ff

◆ HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_SHFT

#define HWIO_UART_TX_WORD_LEN_UART_TX_WORD_LEN_SHFT 0x0

◆ M_CMD_DONE_IRQ

#define M_CMD_DONE_IRQ HWIO_GENI_M_IRQ_STATUS_M_CMD_DONE_BMSK

◆ MAX_RETRIES

#define MAX_RETRIES 0x100000

◆ MAX_RX_FIFO_SIZE

#define MAX_RX_FIFO_SIZE 128

◆ QUPV3_SE_DMA

#define QUPV3_SE_DMA 0xC00

◆ RX_FIFO_DEPTH_MASK

#define RX_FIFO_DEPTH_MASK HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_BMSK

◆ RX_FIFO_DEPTH_SHIFT

#define RX_FIFO_DEPTH_SHIFT HWIO_SE_HW_PARAM_1_RX_FIFO_DEPTH_SHFT

◆ RX_FIFO_WATERMARK_IRQ

#define RX_FIFO_WATERMARK_IRQ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_WATERMARK_BMSK

◆ RX_FIFO_WC

#define RX_FIFO_WC HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_BMSK

◆ RX_FIFO_WC_SHIFT

#define RX_FIFO_WC_SHIFT HWIO_GENI_RX_FIFO_STATUS_RX_FIFO_WC_SHFT

◆ RX_LAST_IRQ

#define RX_LAST_IRQ HWIO_GENI_S_IRQ_STATUS_RX_FIFO_LAST_BMSK

◆ RX_LAST_VALID_BYTES_MASK

#define RX_LAST_VALID_BYTES_MASK HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_BMSK

◆ RX_LAST_VALID_BYTES_SHIFT

#define RX_LAST_VALID_BYTES_SHIFT HWIO_GENI_RX_FIFO_STATUS_RX_LAST_BYTE_VALID_SHFT

◆ SEC_IRQ

#define SEC_IRQ HWIO_GENI_M_IRQ_STATUS_SEC_IRQ_BMSK

◆ TF_FIFO_WATERMARK_IRQ

#define TF_FIFO_WATERMARK_IRQ HWIO_GENI_M_IRQ_STATUS_TX_FIFO_WATERMARK_BMSK

◆ TX_FIFO_DEPTH_MASK

#define TX_FIFO_DEPTH_MASK HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_BMSK

◆ TX_FIFO_DEPTH_SHIFT

#define TX_FIFO_DEPTH_SHIFT HWIO_SE_HW_PARAM_0_TX_FIFO_DEPTH_SHFT

◆ UART_DM_READ_REG

#define UART_DM_READ_REG	(		addr,
			offset ) UartHardwareAccess.ReadRegister32((ULONG *)((PUCHAR)addr + offset))

925#define UART_DM_READ_REG(addr, offset) \

926 UartHardwareAccess.ReadRegister32((ULONG *)((PUCHAR)addr + offset))

◆ UART_DM_WRITE_REG

#define UART_DM_WRITE_REG	(	addr,
		offset,
		val ) UartHardwareAccess.WriteRegister32((ULONG *)((PUCHAR)addr + offset), val)

928#define UART_DM_WRITE_REG(addr, offset, val) \

929 UartHardwareAccess.WriteRegister32((ULONG *)((PUCHAR)addr + offset), val)

Typedef Documentation

◆ FIFO_TX_BLOCK

typedef struct _FIFO_TX_BLOCK FIFO_TX_BLOCK

◆ PFIFO_TX_BLOCK

typedef struct _FIFO_TX_BLOCK * PFIFO_TX_BLOCK

Function Documentation

◆ SDM845GetByte()

UART_STATUS SDM845GetByte	(	_Inout_ PCPPORT	Port,
		_Out_ PUCHAR	Byte )

{
    ULONG  AvailableBytes;
    PUCHAR BaseAddress;
    ULONG  IrqStatus;
    ULONG  RxFifoStatus;
    ULONG  PartialBytesToRead;
    ULONG  WordsToRead;
    ULONG  ArrayIndex;
    ULONG  Index;
    ULONG  RxFifo;
 
    if ((Port == NULL) || (Port->Address == NULL))
    {
        return UartNotReady;
    }
 
    BaseAddress = Port->Address;
    ArrayIndex  = 0;
 
    //
    // Check if there is any available data. If not, then read from the FIFO
    // and fill the local transfer buffer.
    //
 
    if (Transfer.AvailableBytes == 0)
    {
        Transfer.PtrToFifoBuffer = (UCHAR *)Transfer.FifoBuffer;
        IrqStatus                = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_S_IRQ_STATUS_OFFS);
        UART_DM_WRITE_REG(BaseAddress + GENI4_DATA, HWIO_GENI_S_IRQ_CLEAR_OFFS, IrqStatus);
        RxFifoStatus = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_FIFO_STATUS_OFFS);
 
        //
        // Calculate the number of bytes to read.
        //
 
        PartialBytesToRead = (RxFifoStatus & RX_LAST_VALID_BYTES_MASK) >> RX_LAST_VALID_BYTES_SHIFT;
        WordsToRead        = RxFifoStatus & RX_FIFO_WC;
        if ((PartialBytesToRead > 0) || (WordsToRead > 0))
        {
            if ((PartialBytesToRead != 0) && (PartialBytesToRead != 4))
            {
                WordsToRead -= 1;
            }
        }
        else if ((IrqStatus & RX_FIFO_WATERMARK_IRQ) != 0)
        {
            WordsToRead = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_WATERMARK_REG_OFFS);
        }
 
        //
        // Don't overrun the local transfer buffer.
        //
 
        AvailableBytes = (WordsToRead * 4) + PartialBytesToRead;
        if (AvailableBytes > MAX_RX_FIFO_SIZE)
        {
            SDM845ReinitializePort(Port);
            return UartNotReady;
        }
 
        Transfer.AvailableBytes = AvailableBytes;
        for (Index = 0; Index < WordsToRead; Index += 1)
        {
            RxFifo                              = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_FIFOn_OFFS(BaseAddress, Index));
            Transfer.FifoBuffer[0 + ArrayIndex] = (UCHAR)(RxFifo >> 0);
            Transfer.FifoBuffer[1 + ArrayIndex] = (UCHAR)(RxFifo >> 8);
            Transfer.FifoBuffer[2 + ArrayIndex] = (UCHAR)(RxFifo >> 16);
            Transfer.FifoBuffer[3 + ArrayIndex] = (UCHAR)(RxFifo >> 24);
            ArrayIndex += 4;
        }
 
        if (PartialBytesToRead > 0)
        {
            RxFifo = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_FIFOn_OFFS(BaseAddress, Index));
            for (Index = 0; Index < PartialBytesToRead; Index += 1)
            {
                Transfer.FifoBuffer[ArrayIndex] = (UCHAR)(RxFifo >> Index * 8);
                ArrayIndex += 1;
            }
        }
    }
 
    if (Transfer.AvailableBytes != 0)
    {
        *Byte = *Transfer.PtrToFifoBuffer;
        Transfer.PtrToFifoBuffer += 1;
        Transfer.AvailableBytes -= 1;
        return UartSuccess;
    }
 
    return UartNoData;
}

◆ SDM845InitializePort()

BOOLEAN SDM845InitializePort	(	_In_opt_ _Null_terminated_ PCHAR	LoadOptions,
		_Inout_ PCPPORT	Port,
		BOOLEAN	MemoryMapped,
		UCHAR	AccessSize,
		UCHAR	BitWidth )

{
    UNREFERENCED_PARAMETER(LoadOptions);
    UNREFERENCED_PARAMETER(AccessSize);
    UNREFERENCED_PARAMETER(BitWidth);
 
    if (MemoryMapped == FALSE)
    {
        return FALSE;
    }
 
    Port->Flags = 0;
    return SDM845ReinitializePort(Port);
}

◆ SDM845PutByte()

UART_STATUS SDM845PutByte	(	_Inout_ PCPPORT	Port,
		UCHAR	Byte,
		BOOLEAN	BusyWait )

{
    PUCHAR Address;
 
    if ((Port == NULL) || (Port->Address == NULL))
    {
        return UartNotReady;
    }
 
    Address = Port->Address;
 
    //
    // Wait for the state machine to clear up.
    //
 
    if (BusyWait != FALSE)
    {
        while ((UART_DM_READ_REG(Port->Address + GENI4_CFG, HWIO_GENI_STATUS_OFFS) & HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK))
            ;
    }
    else if ((UART_DM_READ_REG(Port->Address + GENI4_CFG, HWIO_GENI_STATUS_OFFS) & HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK))
    {
        return UartNotReady;
    }
 
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_TX_TRANS_LEN_OFFS, 1);
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_M_CMD0_OFFS, 0x8000000);
 
    UINT32 word_value = 0;
    word_value        = word_value | Byte;
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_TX_FIFOn_OFFS(Port->Address, 0), word_value);
    return UartSuccess;
}

◆ SDM845ReinitializePort()

BOOLEAN SDM845ReinitializePort ( _Inout_ PCPPORT Port )

{
    ULONG ConfigMask;
    ULONG Retries;
 
    //
    // Wait for the state machine to clear up.
    //
 
    Retries = 0;
    while ((UART_DM_READ_REG(Port->Address + GENI4_CFG, HWIO_GENI_STATUS_OFFS) &
            HWIO_GENI_STATUS_M_GENI_CMD_ACTIVE_BMSK))
    {
        Retries += 1;
        if (Retries >= MAX_RETRIES)
        {
            return FALSE;
        }
    }
 
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG, HWIO_GENI_DFS_IF_CFG_OFFS, 0x0);
 
    ConfigMask = (HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_BMSK << HWIO_DMA_GENERAL_CFG_AHB_SEC_SLV_CLK_CGC_ON_SHFT) |
                 (HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_BMSK << HWIO_DMA_GENERAL_CFG_DMA_AHB_SLV_CLK_CGC_ON_SHFT) |
                 (HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_BMSK << HWIO_DMA_GENERAL_CFG_DMA_TX_CLK_CGC_ON_SHFT) |
                 (HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_BMSK << HWIO_DMA_GENERAL_CFG_DMA_RX_CLK_CGC_ON_SHFT);
 
    UART_DM_WRITE_REG(Port->Address + QUPV3_SE_DMA, HWIO_DMA_GENERAL_CFG_OFFS, ConfigMask);
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG, HWIO_GENI_CGC_CTRL_OFFS, 0x7F);
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG, HWIO_GENI_FORCE_DEFAULT_REG_OFFS, 0x1);
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG, HWIO_GENI_OUTPUT_CTRL_OFFS, 0x7F);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_GENI_DMA_MODE_EN_OFFS, 0);
    UART_DM_WRITE_REG(Port->Address + QUPV3_SE_DMA, HWIO_SE_IRQ_EN_OFFS, 0xFFFFFFFF);
    UART_DM_WRITE_REG(Port->Address + QUPV3_SE_DMA, HWIO_SE_GSI_EVENT_EN_OFFS, 0);
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_M_IRQ_ENABLE_OFFS, 0xB300005F);
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_S_IRQ_ENABLE_OFFS, 0xB3007E5F);
 
    //
    // Get TX FIFO width.
    //
 
    ConfigMask = UART_DM_READ_REG(Port->Address + QUPV3_SE_DMA, HWIO_SE_HW_PARAM_0_OFFS);
    ConfigMask = (ConfigMask & TX_FIFO_DEPTH_MASK) >> TX_FIFO_DEPTH_SHIFT;
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_TX_WATERMARK_REG_OFFS, 4);
 
    //
    // Get RX FIFO width.
    //
 
    ConfigMask = UART_DM_READ_REG(Port->Address + QUPV3_SE_DMA, HWIO_SE_HW_PARAM_1_OFFS);
    ConfigMask = (ConfigMask & RX_FIFO_DEPTH_MASK) >> RX_FIFO_DEPTH_SHIFT;
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_RX_WATERMARK_REG_OFFS, (ConfigMask - 8));
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_RX_RFR_WATERMARK_REG_OFFS, (ConfigMask - 4));
 
    SDM845SetBaud(Port, Port->BaudRate);
 
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_TX_WORD_LEN_OFFS, 0x8);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_RX_WORD_LEN_OFFS, 0x8);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_TX_PARITY_CFG_OFFS, 0x0);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_TX_TRANS_CFG_OFFS, 0x2);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_RX_PARITY_CFG_OFFS, 0x0);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_RX_TRANS_CFG_OFFS, 0x0);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_TX_STOP_BIT_LEN_OFFS, 0x0);
    UART_DM_WRITE_REG(Port->Address + GENI4_IMAGE_REGS, HWIO_UART_RX_STALE_CNT_OFFS, (0x16 * 10));
    UART_DM_WRITE_REG(Port->Address + GENI4_DATA, HWIO_GENI_S_CMD0_OFFS, 0x8000000);
    return TRUE;
}

◆ SDM845RxReady()

BOOLEAN SDM845RxReady ( _Inout_ PCPPORT Port )

{
    PUCHAR  BaseAddress;
    ULONG   FifoStatReg;
    ULONG   PartialBytesToRead;
    ULONG   WordsToRead;
    BOOLEAN IsAvailableBytes;
    ULONG   IrqStatus;
 
    if ((Port == NULL) || (Port->Address == NULL))
    {
        return FALSE;
    }
 
    //
    // Check if there is any waiting pending data.
    //
 
    if (Transfer.AvailableBytes != 0)
    {
        IsAvailableBytes = TRUE;
        goto SDM845ReceiveDataAvailableEnd;
    }
 
    //
    // Read the FIFO status register
    //
 
    BaseAddress = Port->Address;
    FifoStatReg = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_FIFO_STATUS_OFFS);
 
    //
    // Calculate the number of bytes to read
    //
 
    PartialBytesToRead = (FifoStatReg & RX_LAST_VALID_BYTES_MASK) >> RX_LAST_VALID_BYTES_SHIFT;
    WordsToRead        = FifoStatReg & RX_FIFO_WC;
    IsAvailableBytes   = FALSE;
    if ((PartialBytesToRead > 0) || (WordsToRead > 0))
    {
        IsAvailableBytes = TRUE;
    }
    else
    {
        IrqStatus = UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_S_IRQ_STATUS_OFFS);
        if ((IrqStatus & RX_FIFO_WATERMARK_IRQ) != 0)
        {
            if (UART_DM_READ_REG(BaseAddress + GENI4_DATA, HWIO_GENI_RX_WATERMARK_REG_OFFS) > 0)
            {
                IsAvailableBytes = TRUE;
            }
        }
    }
 
SDM845ReceiveDataAvailableEnd:
    return IsAvailableBytes;
}

◆ SDM845SetBaud()

BOOLEAN SDM845SetBaud	(	_Inout_ PCPPORT	Port,
		ULONG	Rate )

{
    UINT32 DivisorLatch  = 0;
    UINT32 ValueTempMask = 0;
 
    if ((Port == NULL) || (Port->Address == NULL))
    {
        return FALSE;
    }
 
    DivisorLatch = UART_DM_READ_REG(Port->Address + GENI4_CFG,
                                    HWIO_GENI_SER_M_CLK_CFG_OFFS);
 
    if (DivisorLatch == 0x11)
    {
        return FALSE;
    }
 
    //
    // Clock rate is 1843200.
    //
 
    switch (Rate)
    {
    case 7200:
        DivisorLatch = 0x20;
        break;
    case 9600:
        DivisorLatch = 0x18;
        break;
    case 14400:
        DivisorLatch = 0x10;
        break;
    case 19200:
        DivisorLatch = 0xC;
        break;
    case 28800:
        DivisorLatch = 0x8;
        break;
    case 38400:
        DivisorLatch = 0x6;
        break;
    case 57600:
        DivisorLatch = 0x4;
        break;
    case 115200:
        DivisorLatch = 0x2;
        break;
    default:
        DivisorLatch = 0x1;
        break;
    }
 
    ValueTempMask = (DivisorLatch << (HWIO_GENI_SER_M_CLK_CFG_CLK_DIV_VALUE_SHFT)) |
                    HWIO_GENI_SER_M_CLK_CFG_SER_CLK_EN_BMSK;
 
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG,
                      HWIO_GENI_SER_M_CLK_CFG_OFFS,
                      ValueTempMask);
 
    UART_DM_WRITE_REG(Port->Address + GENI4_CFG,
                      HWIO_GENI_SER_S_CLK_CFG_OFFS,
                      ValueTempMask);
 
    Port->BaudRate = Rate;
    return TRUE;
}

Variable Documentation

◆ SDM845HardwareDriver

UART_HARDWARE_DRIVER SDM845HardwareDriver

Initial value:

= {
    SDM845InitializePort,
    SDM845SetBaud,
    SDM845GetByte,
    SDM845PutByte,
    SDM845RxReady}

                                            {
    SDM845InitializePort,
    SDM845SetBaud,
    SDM845GetByte,
    SDM845PutByte,
    SDM845RxReady};

Classes

Macros

Typedefs

Functions

Variables